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器件型号：LMK04832 主题中讨论的其他器件： LMK05028
我们正在设计抖动敏感型时钟分配电路、必须生成三个时钟：
- CLK100 = LVPECL、固定100MHz
- CLK10 = LVCMOS、固定10MHz
- SYNC100 = LVPECL、10ns 脉冲、可变频率= 10MHz/n (n =整数、1-255)
CLK100和 SYNC100负载上的抖动必须最大为2psRMS、CLK10最大为5psRMS。 负载端所有三个时钟之间的偏差必须<|1ns|。
是我们当前的概念。 其思路是使用 LMK04832生成三个时钟：100MHz、10MHz 和50MHz。 50MHz 实际上是一系列10n 脉冲、因此我们需要使用 FPGA 来启用及时缓冲器1并为 SYNC100信号创建所需的10ns 脉冲频率。 SYNC100的频率可通过 FPGA 使能时间点进行更改。 附件中还提供了电流概念中所有信号的时序图。
PLL 必须接受至少三个10MHz 时钟源(冗余)、并且根据所需的输入优先级顺序在输入之间切换无毛刺脉冲。 一个时钟来自 CXO、一个来自 LVCMOS 源、另一个来自具有可变电压电平(200mVpp 至 TTL)的正弦波源。 对于该输入、我们使用 LTC6957转换电压电平(缩短上升时间)。
目前我们有四个问题：
- 您是否会为此应用推荐 LMK04832？
- 您会为我们的应用建议 LMK04832上的哪种模式(双 PLL、单 PLL、带外部 VCO…)？
- 在负载条件下、所有时钟之间都需要<|1ns|的偏斜。 所使用的缓冲器(我们的概念中的缓冲器6-8)具有最大75ps 的输出到输出偏斜。 因此、LMK04832时钟输出必须斜率为<|900ps|。 我的理解是否正确、即在没有任何延迟寄存器设置的情况下、LMK04832的所有输出之间的初始偏斜典型值为100ps？ 低初始偏斜对我们来说很重要。 我们希望避免在大规模生产期间通过寄存器设置进行任何输出偏斜调整。
- 目前，我们计划将来自 Onsemi 的 NB6L14用作 buffer1 (请参阅我们的概念)。 缓冲器1的任务是作为 LMK04832发出的10ns 脉冲的“与门”。 由于应用对抖动非常敏感、并且 NB6L14具有1nRMS 的附加抖动、因此我们还需要其他组件、这些组件可在此处使用、并且具有更低的附加抖动。 您能推荐更好的产品吗？
感谢您访问 advance.e2e.ti.com/.../Clock_5F00_concept_5F00_2018.12.20_5F00_overview.pdf
