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[参考译文] CDCLVC1106:输出和负载之间的距离

Guru**** 2376610 points
Other Parts Discussed in Thread: CDCLVC1106
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/756964/cdclvc1106-distance-between-output-and-load

器件型号:CDCLVC1106

CDCLVC1106的输出与负载之间的距离约为5cm、可传输38M 时钟信号。 它是否会影响信号的完整性? 它是否会影响时钟信号的上升沿和下降沿? 最大距离是多少?

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    您好!
    在本例中、匹配源阻抗、布线阻抗和负载阻抗更为重要。 通常、我们会将其设计为50欧姆。
    对于时钟边沿、我们不仅应考虑阻抗匹配、还应考虑电容负载、包括源极、迹线和接收器。 更大的电容负载会使边沿变慢、这就是长迹线会使边沿变慢的原因。
    CDCLVC1106没有最大距离限制、但接收器逻辑阈值会限制距离。 如果您担心信号完整性、我建议为 CDCLVC1106、PCB 迹线和接收器进行 IBIS 模型仿真。
    CDCLVC1106 IBIS 模型可从 TI.com 下载。
    www.ti.com/.../sllm088

    此致、
    肖恩
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    感谢您的回答!