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[参考译文] LMX2571:TX PLL 杂散变化

Guru**** 2524460 points
Other Parts Discussed in Thread: LMX2571

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1180790/lmx2571-tx-pll-spur-changes

器件型号:LMX2571

 大家好、

 

我的客户正在为 LMX2571的 TX 杂散而苦恼。

参考 LO 在10MHz +/- 80kHz 时具有~80dBc 杂散。

观察 PLL 输出(f0=78MHz–94MHz)、f0+/- 80kHz 杂散增加到60dBC (+20dBC)。

每次设置 R0寄存器时、杂散电平都会改变。

它会随机变为60dBC 或70dBC。

 

  1. 您能否告诉我 LO 杂散电平随 PLL 增加的可能原因?

 

  1. 杂散电平随 R0寄存器设置变化的可能原因是什么?

 

此致、

Itoh

 

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    Itoh-San、您好!

    LMX2571的输入、输出和 FPD 频率是多少?

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    Noel-San、您好!

    请 找到下图。

    此致、

    Itoh

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    Itoh-San、您好!

    杂散增加是正常现象、因为输出频率比输入高7.8到9.4倍。

    除非输入端的杂散不稳定、否则我预计输出端的杂散也应保持稳定。 例如、当输出频率为80MHz (整数通道)时、您应该获得稳定的输出杂散。  

    在分数通道上、如果分数杂散也为80kHz、则杂散电平可能会变化。

    当所需的 VCO 频率位于两个相邻 VCO 内核之间的边界时、会发生另一种可能性。 每次校准都可以选择不同的 VCO。