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[参考译文] CDCLVC1102：原理图审阅

admin
Guru**** 2386620 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/670181/cdclvc1102-schematic-review

器件型号：CDCLVC1102.

您好、Sirs、

很抱歉打扰你。

作为标题、您可以帮助检查我们的原理图吗？

VDD 将使用+3.3V 并保留 LDO +2.5V、

由于我们没有在数据表中找到引脚1G 输出使能输入电压范围、因此我们的设计是否正常？

欢迎提出任何建议。

谢谢！！

  • 0
    TI__Guru**** 2386620 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Shu-Cheng、您好！
    关于您的原理图：
    1G 引脚也遵循 VDD/2阈值作为正常输入。 因此、请添加与上拉 R3007的正常 VDD 引脚上相同的 AFE_CLK_2V5选项。
    -不确定您的电源隔离策略是如何的。 将缓冲器放置在与振荡器相同的隔离电源上可能是合理的。 有关去耦建议、请参阅数据表的图13。

    此致、
    Patrick