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[参考译文] CDCM9102：如何将 LVPECL 模式的|VOD|降低至0.4Vp 至0.8Vp

admin
Guru**** 1219370 points
Other Parts Discussed in Thread: CDCM9102
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/691436/cdcm9102-how-to-reduce-the-vod-of-lvpecl-mode-to-0-4vp-to-0-8vp

器件型号：CDCM9102

大家好、

我的客户计划使用 CDCM9102、并计划通过交流耦合将 LVPECL 输出连接到处理器的 CLKIN。  
LVPECL 的 CDCM9102 |VOD|介于0.6V 和1.23V 之间。
但是、处理器的 CLKIN 规格的 VOD 介于0.4V 和0.8V (0.8Vpp 至1.6Vpp)之间。

是否有任何与处理器规格相匹配的想法？

此致、
Toshi
 

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    TI__Guru**** 1219370 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    如果它们遵循交流耦合 LVPECL 输出端接(如数据表中的图12)、则在驱动器附近的 P 和 N 侧添加~25 Ω 串联电阻(Rs)(在150 Ω 下拉之后)、以在接收器上形成具有50 Ω(RL、单端)负载端接的分压器。 电压分压比为(RL/(Rs+RL))~ 0.667。

    Alan