This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] CDCE72010 EVM 板上的部件

Guru**** 2390735 points
Other Parts Discussed in Thread: CDCE72010
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/726838/part-on-cdce72010-evm-board

主题中讨论的其他器件:CDCE72010

VCXO 的替代器件型号是什么。 因为 TCO-2111T 部件不可用。 请向我们推荐任何 VCXO???? 。

对于960MHz 输入 VCXO、60MHz 输出 和10MHz 主基准。 寄存器设置是什么???

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好!
    我是 Venkatesh、有关 CDCE72010锁定状态引脚的问题
    以下是输入

    主10MHz 保持设置为 LVPECL
    VCXO 960MHz 保持设置为 LVPECL



    所有输出为60MHz


    寄存器设置为

    X"E3C0250"、
    X"EB0C0001"、
    X"EB0C0002"、
    X"EB0C0003"、
    X"EB0C0004"、
    X"EB0C0005"、
    X"EB0C0006"、
    X"EB0C0037"、
    X"EB0C0018"、
    x"68000C09"、
    X"BB8407EA"、
    x"8000418B");



    问题是我在所有输出通道中获得60MHz (不完全是60MHz、值为59.995MHz)的输出。 但我没有锁定。 我满足了条件

    频率(VCXO_IN 或 AUX_IN)/频率(PRI_REF 或 SEC_REF)=(P*N)/(R*M)
    输入 P=1、N=125、R=1、M=12000。


    是否可以建议对寄存器设置进行必要的更改?????? 。 请尽快回复???
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您的960 MHz VCXO 器件型号是什么?  您能否共享其数据表?

    如果您仅需要60MHz 输出、则选择频率较低(如60MHz 或120MHz)的 VCXO (LVCMOS)可能会更容易、更便宜。

    选择 VCXO 后、您可以使用 PLL 环路滤波器计算器工具设计环路滤波器、并使用 CDCE72010 GUI 生成寄存器设置。  

    环路滤波器计算器:

    控制 GUI:

    为了供您参考、我附上了一个示例环路滤波器计算器电子表格、该表格可在 REF 频率= 10MHz、PFD 频率= 1MHz 时实现~100Hz (相位裕度~ 75度)的稳定 PLL 环路带宽、 VCXO 频率= 60MHz (PLL 分频器为 R = 1、M = 10、P = 1、N = 60)。

    e2e.ti.com/.../CDCE72010_5F00_PLL_5F00_Calculation_5F00_V1.08_5F00_10M_2D00_ref_5F00_60M_2D00_vcxo_5F00_100Hz_2D00_pllBW.xls

    Alan

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    e2e.ti.com/.../sch-file.rarHiAlan、感谢您的回复。 我在这里使用的 VCXO 是960MHz (LVPECL)和初级10MHz (LVDS)。  3个输出为60MHz、3个输出为180MHz。 请检查随附的原理图文件。请查看原理图。 R285、R288为 NC

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    我认为原理图看起来不错。  请参阅随附的 Excel 文件、该文件根据您当前的外部环路滤波器组件和960MHz VCXO 提供了建议的 PLL 分频器和电荷泵设置、旨在设计相位裕度~70度且 PFD 频率= 250kHz 的 PLL 带宽~128Hz。  假设 VCXO 具有+/-100ppm (200ppm APR 总误差)。

    e2e.ti.com/.../CDCE72010_5F00_PLL_5F00_Calculation_5F00_V1.08_5F00_10M_2D00_ref_5F00_960M_2D00_vcxo_5F00_128Hz_2D00_pllBW.xls

    由于您未提供该器件、我搜索 VCXO 数据表并参考了以下数据表:

    Alan