This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] LMX2485E:LMX2485E:关于射频输入的灵敏度

Guru**** 2390755 points
Other Parts Discussed in Thread: LMX2485E

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/679934/lmx2485e-lmx2485e-about-sensitivity-in-rf-input

器件型号:LMX2485E

您好!  

LMX2485E 用于合成750MHz 至780MHz 的频率范围。 为了降低杂散电平、我已经检查了当 FinRF 引脚(LMX2485E)和 VCO 射频输出之间的隔离增加时、杂散电平会提高几个 DBS、因此我认为这可能是串扰杂散。

我的问题与 FinRF (LMX2485E)在上述工作频率下的灵敏度有关。 当通过增加隔离来减少杂散时、PLL 输入中的射频电平会降低。  

目前、PLL 输入的射频级别约为-18dBm。 在数据表中、所有频率范围和温度都需要-15dBm 的最小电平、但修改了数据表中的图形、对于我们的频率范围、16预分频器的最小电平为-30dBm (RF_P=1)。  

我们在设计中使用 RF_P=0 (预分频器=8)、PLL 输入的射频灵敏度是否与 RF_P=1 (16预分频器)相似? 18dBm 输入电平是正确的还是需要提高它?

另一方面、我已经检查了 PLL 在射频输入电平大约-25dBm 时的性能、在25ºC μ s 时看起来一切正常

提前感谢。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好、user277644、
    此设备的专家将回答您的问题!

    此致、
    Patrick
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    大家好、

    图形显示了某些特定条件下的典型性能、而电气表中的数据是我们可以通过 PVT 保证的。 因此、为了安全起见、请遵循电气表中的建议。
    您的配置是什么?您看到了什么杂散? 让我们看看我们是否可以提供一些建议、以不同的方式解决杂散问题。
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    感谢您的回答。

    下图显示了 PLL 配置 :

    杂散是主要的小数。 通道频率可分别为6.25KHz。 主要分次治疗为6.25kHz、12.5KHz、25KHz 和31.25KHz。

    将 VCO 连接 到 PLL 的方法如下所示:

    观察到,如果 R2增加(例如1k 欧姆),尽管 PLL 输入电平 也降低,但小数杂散减少了5dB 以上。 由于这种影响、我认为这可能是 AN-1879应用手册中所示的串扰。

    PLL 的输入电平在仿真中使用数据表中包含的输入阻抗(与频率间的关系)进行计算。

    VCO 的射频输出电平约 为+3dBm。

    这些主要的小数杂散是否可以 通过另一种方式减少? 实际上、PLL (KPD)的电流也会降低、以最大限度地减少杂散。

    提前感谢。

    BR、

    佩德罗

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    您好、Pedro、

    对于这种杂散、减少环路带宽是减少杂散的最有效方法。
    您可能会尝试的另一件事是使用三阶调制器。 我认为这个设置应该比二阶更好。
    您还可以尝试启用抖动、相位噪声可能会增加、以换取更小的杂散。
  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Noel、您好!

    感谢您的反馈。

    是的、 我已经稍微降低了环路带宽(增加 R4) 、并且我已经调整了 PLL 输入电平以满足数据表规格(最小-15dBm)、并且在这两个变化的情况下 、满足了杂散衰减的要求。

    我已经检查了 Δ-Σ 调制器的订单3、但次小数杂散增加了、振荡器的 EVM 略有减少。

    与抖动相关、这可能是另一个选项、但噪声相位会增加、此参数对于我们的应用至关重要。

    降低环路带宽和调整 PLL 输入电平的结果是可以的。

    非常感谢您的支持。

    BR、

    佩德罗