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[参考译文] LMK05028:2环路模式配置

Guru**** 2527360 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/678225/lmk05028-2-loop-mode-configuration

器件型号:LMK05028

您好!

我想问一个基本操作。 我认为 PLL 频率应与 XO 输入和基准输入产生的频率相同。

XO 生成的 VCO 频率由数据表第30页的公式1计算得出。

由基准时钟生成的 VCO 频率由数据表第31页的等式3计算得出。

在使用几个参考时钟的情况下、必须满足数据表第31页中的公式4。

当应用参考时钟时、VCO 与参考时钟相位同步。 如果没有参考时钟、则 VCO 与 XO 相位同步。

我的理解是否正确?

此致、

渡边俊弘

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。
    Watanabe-San、您好!
    我们有关该器件的专家将会为您提供帮助。

    此致、
    Patrick
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    Wantanabe-San、

    是的、您的理解是正确的。 当基准输入被应用于 REF-DPLL 时、REF-DPLL 将控制 APLL N 分频器的 Σ-Δ 调制器、以将 APLL VCO 频率拉至与基准锁定状态。 当基准输入丢失时、PLL 将在(数字)保持模式下运行、直到基准输入返回。 保持频率稳定性将由 XO 稳定性决定。

    此致、
    Alan