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[参考译文] CDC3S04：通过时钟缓冲器增加相位噪声

admin
Guru**** 2520910 points
Other Parts Discussed in Thread: LMK01000

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/748896/cdc3s04-phase-noise-increase-through-clock-buffer

器件型号：CDC3S04
主题中讨论的其他器件：LMK01000

我使用 CDC3S04YFFR 来缓冲40MHz 的 TCXO 信号(https://www.mouser.co.uk/datasheet/2/741/LFTCXO075801Cutt-1128696.pdf)。 我已经使用 R&S FSW 信号分析器测量了相位噪声预缓冲器/后缓冲器、发现在1KHz 和1MHz 之间的载波偏移情况下、相位噪声会降低10-16dB (请参阅随附的图)。 但是、根据数据表、在这些偏移范围内、附加相位噪声(在38.4MHz 下指定)<-135dBc/Hz。  

我已附上原理图的屏幕截图-我尝试在 VDD_ANA (引脚 B3)处添加更多去耦电容器(1uF/10uF)、但没有什么不同。 你有其他建议吗？

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    TI__Guru**** 2520910 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Peter、

    我没有使用过这个缓冲器、但是使用了一些其他的、如 LMK01000系列。
    FSWP 是一个很好的盒子、因此我认为它是一个非常值得信赖的工具。

    ^缓冲器的本底噪声为-135且您的输入信号约为-142、那么我预计本底噪声为10*log (10^(-135/10)+ 10 (-142/10))=-134.2、但您可以更接近-128、这是一个良好的6 dB 偏移

    我要检查的一点是缓冲器的输入压摆率、因为较慢的边沿速率有时会转化为较差的相位噪声。 此外、如果这是差分输入、则单个 V/差分可能会有所不同。

    此致、
    Dean