[参考译文] LMK04828：使用同步信号实现多个同步

[引用 user="ART arty">1. 我应该将同步上升沿固定在10MHz CLKin1的100ns 窗口中还是2500MHz VCO 的0.4ns 窗口中(我是说窗口没有设置和保持间隔)？[/QUERP]

在0延迟配置中使用 SYSREF 进行反馈。  出于 JESD204B 目的、SYSREF 信号与您的任何其他 LMK04828器件保持一致不存在时序要求。  这意味着对齐 LMFC。  即使 SYSREF 在另一个 SYSREF 10 MHz 边沿发生、从 JESD204B 的角度来看、LMFC 也不知道差异。  只是它比其他器件晚对齐。

如果您需要让 SYSREF 同时转至 DAC 和 FPGA 时钟、则需要与2500MHz VCO 周期保持一致... 这将很难在过热时执行、等等。

不过、我有一条建议、我将在您提出我的建议时尽快提出一个问题。

[引用 user="ART arty"]2. 同步的最短持续时间是多少？[/报价]

为此、我将建议为数字输入时序技术规格上的复位提供25ns。

[引用 user="ART arty"]3. 我应该使用正常同步还是重新计时同步？[/报价]

我建议使用重新计时的同步。

[引用 user="ART arty">5. 在此模式下(至少大致)同步的设置和保持时间是多少？

当使用10MHz SYSREF 的重新计时 SYSREF (SYNC)模式时、周期为100ns。  如果您允许10ns 的设置和保持时间、您应该有足够的裕度来实现确定性。

[引用 user="ART arty"]6. 对于不同的 LMK'输出时钟对齐、我会得到+-1 VCO 周期误差、还是会更多？[/引述]

使用这种方法、我希望您能够获得+/- 0 VCO 周期。  由于时钟通过 PLL1的0延迟对齐、 因此通过 PLL1的相位变化将影响输出时钟的关系、对于 PLL1的不同电荷泵电流设置、这种变化可能会有所不同、但通常在温度/部件/电压范围内约为200ps。  由于您的器件可能会看到大致相同的温度(即不同时出现-40和+85)、并且理想的电压调节方式会降低这种变化。

[引用 user="ART arty"]7. 我可以将 LVPECL 信号用于 CLKin1输入、还是应该为正弦信号？[/QUERP]

LVPECL 没有问题。  锐边通常更适合满足压摆率。  通过将 VCM 保持在自偏置电压附近、也可以将直流电压差分耦合到 CLKinX 中。

73、
Timothy

您好、Art、

从 JESD204B 的角度来看、您可以通过在不同时间切换 SYNC_POL 位来将 SYNC 置为有效、因为您具有在10MHz 下保持同步的0延迟。 所有 LMFC 将与 SYSREF 周期对齐= LMFC 周期的大约倍数。

根据应用要求和同步内容、SYSREF 脉冲在不同时间是否足够。 例如、某些器件可能具有 NCO、可通过 SYSREF 进行复位。 如果 SYSREF 同时发生在所有器件上、则会在器件之间产生最佳相关性。

73、
Timothy