• 状态 Resolved
  • 已锁定 已锁定
  • 个回复 8 个回复
  • 名订阅用户 0 名订阅用户
  • 次查看 438 次查看
  • 用户 0 名在线用户
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] LMK04828：为什么 LMK04828B 到 LMX2594的 SYNC 输出在每次上电期间都不稳定？

admin
Guru**** 1826200 points
Other Parts Discussed in Thread: LMK04828, LMX2594
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1202903/lmk04828-why-sync-output-of-lmk04828b-to-lmx2594-are-not-stable-during-every-power-up

器件型号：LMK04828
主题中讨论的其他器件： LMX2594、 LMK61E2

您好！，

在我的设计中、我使用一个 LMX04828B 为四个 LMK2594提供参考时钟和同步信号。  SYNC 信号用于对齐  四个 LMK2594的 SYSREF 时钟(4.8828125MHz)形式的 RFoutB。

但我发现、有时四个  SYSREF 时钟可以在上电后完全对齐、有时则不能。  您能帮我检查这个问题吗？ 过程中可能会出现一些错误？  

上电后、时钟配置的顺序为：  LMK04828 1st configuration (basic configuration)-> LMK2594 configuration -> LMK04828 2st configuration (Generate Sync to LMX2594)  

LMK04828 第一个 配置和 SDCLK5/7/9/11已 为4个 SYNC 信号准备就绪； DCLK2和 SDCLK3已提供给 FPGA

e2e.ti.com/.../LMK61E2_5F00_100M_5F00_SinglePLL_5F00_PD-25M_5F00_LMX2594_5F00_4-SYNC.tcs

LMK04828 2st  配置：总共17个用红色标记的寄存器操作用于 使 SDCLK5/7/9/11输出8个连续脉冲、其中4.8828125Mhz 为4 LMX2594的 SYNC 信号

LMX2594的 INPIN_LVL 设置为 Vin、因为 Vin/4的默认值不会生效

 SDCLK5/7/9/11的输出格式为 LVDS、因此 LMX2594的同步格式根据下图进行设置。 C215和 C216已替换为0欧姆电阻器

提前感谢！！！

此致！

Jason

  • 0
    TI__Guru**** 1826200 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Jason、您好！

    我目前正在实验室中运行一个测试、直到明天才能在实验室中进行复制；因此、请预计我会在最晚星期三之前回复。 谢谢！

    此致！

    Andrea

  • 0
    TI__Guru**** 1826200 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，， í a Andrea：í nez

    快来吧！ 我会等待您的回复！

    请帮我检查 配置过程、尤其是 LMK04828 2st 配置。

    非常感谢您：)

    此致！

    Jason

  • 0
    TI__Guru**** 1826200 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Jason、您好！

    很遗憾、我和我一起拥有的开发板无法正常工作、我无法重现您的问题。 我只是要求获得 新的董事会,但我不会得到它直到下星期结束,那是我将能够复制你的设置,并告诉你更多的细节可能会发生什么(如果仍然需要).

    我想我可能会知道发生了什么。 我在查看您的第二个配置、我不确定您实现的步骤的顺序以及某些可能不正确的寄存器选择。 因此、下面列出的步骤介绍了如何通过 SYSREF 脉冲发生器功能实现 SYSREF 相位对齐的通用分步指南。 请注意、我假设输出寄存器(或 TICS PRO 中的"时钟输出"页面)未更改、并且这些寄存器在您附加的.TCS 文件中保持不变：

    1) SYNC_POL = 0、SYNC_MODE = 1 (SYNC 引脚)、SYSREF_MUX = 0 (正常 SYNC)。  

    2) 2) SYSREF_GBL_PD = 1、SYSREF_PD = 0、SYSREF_DDLY_PD = 0、SYSREF_PLSR_PD = 0、SYSREF_PULSE_CNT = 1 (2个脉冲)。

    3) 3)将本地 SDCLKoutX_DDLY 寄存器设置为正确的周期、以在 SYSREF 时钟周期上实现对齐(如果您不知道将每个 SYSREF 时钟设置为什么、请查看以下注意事项*)

    4) 4) SYNC_DISSYSREF = 0。 除此之外、我会尝试通过将 SYNC_DIS6、SYNC_DIS8、SYNC_DIS10和 SYNC_DIS12设置为0来查看您的问题是否得到解决。

    5) 5)在 SYNC_POL = 0之后立即通过 SYNC_POL = 1切换 SYNC。

    6) 6)通过  SYNC_DISSYSREF = 1来禁止 SYNC 重置分频器。 如果测试的想法来自#4、请确保还将 SYNC_DIS6、SYNC_DIS8、SYNC_DIS10和 SYNC_DIS12设置为1。

    7) SYSREF_CLR = 0 (仅在15个分配周期内需要设置)

    8) 8)  SYNC_MODE = 2 (SYNC 引脚脉冲发生器)、SYSREF_MUX = 2 (SYSREF 脉冲发生器)。

    9) 9)切换同步将产生2个同步脉冲

    *要确定不同 SYSREF 输出之间的周期、请在不完成第3步的情况下执行步骤1-9、并注意 SYSREF 时钟之间的延迟、并在再次完成这些步骤时将该数字应用于第3步、最终对齐 SYSREF 边沿。

    请告诉我这是否解决了您的问题！

    此致！

    Andrea

  • 0
    TI__Guru**** 1826200 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，， í a Andrea：í nez

    我需要这些信息、请  将 我的设置复制到您的新电路板上。 我很感谢 。

    大致说来、我认为它来自 数据表中的9.3.2.1.1节。 请查看我标记为红色的单词：

    1) SYNC_POL = 0、SYNC_MODE = 1 (SYNC 引脚)、SYSREF_MUX = 0 (正常 SYNC)。  

    2) 2) SYSREF_GBL_PD = 1、SYSREF_PD = 0、SYSREF_DDLY_PD = 0、SYSREF_PLSR_PD = 0、SYSREF_PULSE_CNT = 1 (2个脉冲)。

    3) 3)将本地 SDCLKoutX_DDLY 寄存器设置为正确的周期、以在 SYSREF 时钟周期上实现对齐(如果您不知道将每个 SYSREF 时钟设置为什么、请查看以下注意事项*)

    4) 4) SYNC_DISSYSREF = 0。 除此之外、我会尝试通过将 SYNC_DIS6、SYNC_DIS8、SYNC_DIS10和 SYNC_DIS12设置为0来查看您的问题是否得到解决。

    [JASS]：我不会使用 DCLK6/8/10/12、 因此在第1个配置中会断电。  我认为没有必要将 SYNC_DIS6、SYNC_DIS8、SYNC_DIS10和 SYNC_DIS12设置为0。  仅  SDCLK5/7/9/11 用于4个 SYNC 信号、DCLK2/SDCLK3 用于 FPGA。 在第1个配置中、SYNC_DIS2=0和 SYNC_DISSYSREF=0。 完成同步分频器后、 SYNC_DIS2和 SYNC_DISSYSREF 将设置为1

    5) 5)在 SYNC_POL = 0之后立即通过 SYNC_POL = 1切换 SYNC。

    [JASON ]： 是否需要上升沿或下降沿来通过 SYNC_POL 切换 SYNC 来触发复位分频器？

    如下图所示、   我的电路板中 SYNC 引脚的默认电平为高电平、因此我设置 SYNC_POL =1、然后设置0、接着设置1 、从而 根据您的要求使用 SYNC_POL =1、然后设置0、以获得相似的效果

    6) 6)通过  SYNC_DISSYSREF = 1来禁止 SYNC 重置分频器。 如果测试的想法来自#4、请确保还将 SYNC_DIS6、SYNC_DIS8、SYNC_DIS10和 SYNC_DIS12设置为1。

    7) SYSREF_CLR = 0 (仅在15个分配周期内需要设置)

    [JASS]：自设置 SYSREF_CLR = 0的这一步骤以来、   在上一组中 SYSREF_CLR 何时设置为1？

    8) 8)  SYNC_MODE = 2 (SYNC 引脚脉冲发生器)、SYSREF_MUX = 2 (SYSREF 脉冲发生器)。

    9) 9)切换同步将产生2个同步脉冲

    其他问题：

    1. SYSREF_DDLY 的单位是什么？  也 是 VCO 周期的数量？  

    2.如何理解半步进函数？ 例如、如果 SDCLKoutY_DDLY = 0x1 (延迟2个周期)并且 SDCLKoutY_HS =1、则总延迟周期= ？

    数据表不详细描述 半步进函数  

    提前感谢！

    此致

    Jason

  • 0
    TI__Guru**** 1826200 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Jason、您好！

    我明天会回到你的身边。

    此致！

    Andrea

  • 0
    TI__Guru**** 1826200 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，， í a Andrea：í nez

    好的。

    BTW、除了我上一篇文章中的这些问题外、我还添加了一个问题：

    我的第一个配置中的 SDCLKoutY_DIS_MODE 设置为0x1。 在步骤2中、 将 SYSREF_GBL_PD 设置为1。   但  在您的后续步骤中 SYSREF_GBL_PD 从未设置为0、这意味着 SDCLK5/7/9/11将始终为逻辑低电平、对吧？  那么，  SDCLK5/7/9/11如何 通过在步骤中切换同步输出2个同步脉冲呢？9？  

     

    在我的第2次配置中、  通过切换同步输出2个同步脉冲之前 SYSREF_GBL_PD 设置为0、如下图所示。

    我对 SYSREF_GBL_PD 的了解与您的理解是否不同？

    提前感谢！！！

    此致！

    Jason

  • 0
    TI__Guru**** 1826200 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Jason、您好！

    我今天无法回答您的问题、稍后我会离开办公室、因此我与同事讨论为我解答。 他应该在下周前与您联系。

    此致！

    Andrea

  • 0
    TI__Guru**** 1826200 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    大家好、Jason、

    我只是想跟进这个问题。 它仍然打开了吗？

    如果需要、我更愿意、前提是您可以提供时钟连接的一些简单方框图。 为什么我不明白、在您完成第一个配置后、从 LMK04828到 LMX2594的参考时钟(100M)正在驱动什么以及这些时钟是否彼此对齐(即 LMK 输出同步)。

    理论上、开始时、LMK04828输出(DCLK 和 SDCLK)应对齐(确定性相位)、当时钟馈送到 LMX2594时、与 LMX 的输入同步应保持针对同步 LMX 输出的设置和保持计时要求。 即、LMX 的同步输入(上升沿)应至少在 OSCin 上升沿的2.5ns 之前、并且应至少在2ns 内为高电平。   

    谢谢！

    此致、
    阿杰特·帕尔