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[参考译文] LMK04832：时钟和 SYSREF 输出极性

admin
Guru**** 2540720 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1210792/lmk04832-clock-and-sysref-output-polarity

器件型号：LMK04832

您好！

DCLKX_Y_POL 的 TICS Pro 寄存器说明表明该寄存器"在旁路模式下不产生影响"、但数据表中的寄存器说明表明、寄存器"也适用于高性能旁路模式下的 CLKoutX。" 哪一项是正确的？

总体而言、我希望能够反转特定差分时钟输出和 特定差分 SYSREF 输出的极性。 是否有任何不可能或不允许这样做的情况？

谢谢。

Matthew

  • 0
    TI__Guru**** 2540720 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    Matthew、您好！

    如果我们"绕过"分频器、我们也会绕过逆变器、因此我们无法反转输出时钟极性。 输出格式也限制为 CML。

    我们可以使分频器保持运行状态、但将其设置为 DIV/1。在本例中、DCC&HS 位必须为=1、我们可以使用极性位来反转输出时钟信号。

    SYSREF 有自己的逆变器、上述限制不适用。