【问题】
关于用Ⓐ虚圆・的部件①、当 Y2 (9引脚)从 H 下降到 L 时、电路板1的波形以 m Ω 为单位、电路板2的波形以 m Ω 为单位、而②的波形具有不同的时序。为什么？ 蚊子？
・在(1)中的电路板1的波形中、我可以理解 Y2 (9引脚)从 H 到 L 的移动(当 VDD (3引脚)导通时更改为 L)、 但在(2)中电路板2的波形中、不清楚 Y2 (9引脚)的时序从 H 变为 L 的原因是这个时序。 请告诉我为什么是这样。
打扰一下。 我犯了个错误。
左侧的波形具有以下通道配置(红色)。
谢谢你。
Satoru-San,
在第一部分、我看到 VDDOUT 升高、此时没有输出时钟、大约有80%的时间在上升：
在施加 VDDOUT 后、Y1或 Y3上升大约15%的时间。 这些时钟在应用 VDD 后保持高电平约650us、然后以正确的频率输出。
大约5%的时间、在施加 VDDOUT 后 Y1和 Y3都上升。 这些时钟 在应用 VDD 后保持高电平约650us、然后以正确的频率输出。
此外、无论时钟处于何种状态、在 VDD 上升时初始都会切换-请参阅以下内容：
在该过程中的任何部件期间、Y2会变为高电平。 我也会将我在这里得出的结果告知设计团队。
谢谢。
卡德姆
Satoru-San,
只需进行检查、以确保我理解您的问题-如果没有输入时钟、时钟输出上是否有任何输出、干扰或其他情况？
我检查了此情况几(20)次-在每种情况下都看到类似于以下的结果：
当没有输入时钟时、PLL 处于解锁状态、输出为低电平。
谢谢。
卡德姆
亲爱的哈德姆·塞缪尔。
下面附加了上电时的波形。
C1：Y1 (18.432MHz)
C2：VDD (1.8V)
C3：VDDOUT (3.3V)
C4：CLKIN (19.2MHz LV-CMOS)
C1：(18.432MHz)输出一个未定义的频率、而不是设定的时钟频率、直到 C4 (19.2MHz)被输入。
虽然没有波形、Y3的12.288MHz 输出的行为方式也一样。
当 VDDOUT 上升时、Y2变为高电平、然后变为低电平并保持低电平。
(下面还提供了波形。) 每个通道与上述相同、只有 C1更改为 Y2。
Mr. Yamabe,
非常感谢您的帮助。
第一个 VDD 和 VDDOUT 的每个电源的序列目前无法更改。 此外，在更改后很难进行评估。
至于第二个、CLKIN、我将在将10kΩ Ω PD 电阻器连接到 CLKIN 引脚(引脚1)时向您发送测量的波形。
使用 PD 的情况和没有 PD 的情况之间没有特定的波形差异、Y1和 Y3的每个输出似乎都输出一个未定义的时钟频率、直到输入 CLKIN。
*同样地,在此板上,在 VDD 打开之前 y2总是从 H 变为 L。 (10个启动电源中的10倍)
测量的通道配置如下所述。
C1：VDD
C2：VDDOUT
C3：CLKIN
C4：Y1 (第一个)、Y2 (第二个)、Y3 (第三个)
Mr. Yamabe,
非常感谢您的帮助。
当我在 VDD 和 VDDOUT 导通之前输入输入 CLK 时、我发现大约0.7V 电压流入 VDD 电源引脚。
我们的产品不接受此状态、因为 VDD 电源(1.8V)也用于其他器件。
因此、我们无法在打开电源之前输入 CLK。
我们将在此时向您发送波形。
VDDOUT 和 VDD 未开启的波形(0.7V 流入 VDD 电源引脚...) 并且发现 CLK 未输出到 Y1。
同时还发送波形。
此外、在 VDD 和 VDDOUT 电源开启而没有 CLKIN 的情况下、当 VDD 开启时、CLKIN 会进入高电平、然后输出无限频率。
同时还发送波形。
测量通道如下所示。
C1：VDD
C2：VDDOUT
C3：Y1
C4：CLKIN (1引脚)
Mr. Yamabe,
非常感谢您的帮助。
除了我刚刚发送的内容外、当 CLKIN 在 VDD、VDDOUT 电源之前导通并且该引脚始终处于低电平状态时、我检查了 Y2 (未使用端口)引脚的状态。
我们将在此时向您发送波形。
下面列出了测量通道。
C1：VDD
C2：VDDOUT
C3：Y2
C4：CLKIN (引脚1)
