大家好、
客户当前项目需要使用 LMK00304时钟缓冲器。 电路设计如图1所示。 在测试过程中、发现交流耦合时、输入时钟摆幅不满足差分输入0.15V 的规格要求。 使用万用表进行的测量表明、缓冲器输出的共模电压存在一定的差异(CM_P：1.08V；CM_N：1.35V)。 您能否帮助确定 LMK00304输入中 PN 共模不平衡的具体原因、以及它是否可以在此类条件下正常使用？ 谢谢！
图1：电路设计
图2：LMK00304输入时钟摆幅规格
图3：LMK00304输入侧波形的实际测试
Br
艾达里安
尊敬的 Asim：
感谢您的快速响应。
请进一步帮助回答以下问题：
LMK00301的输入端不存在不同的 CM 电压现象。 我们只在 LMK00304上发现了这一点。您能否确认 LMK00304和301缓冲器之间的共模设计是否有任何差异？
增加摆幅是可行的、但会增加 DPLL 的功耗。 我们是否可以使用下图所示的连接方法、即在交流耦合电容器之后放置一个100欧姆的交叉电阻器？ 或者、您是否有其他推荐的连接方法？
Br
艾达里安
尊敬的 Adrian：
我正在等待有关这方面的设计输入。
如果时钟生成器的输出为真 LVDS、则它不应导致额外的设计更改或其他任何更改、因为 LMK00304的工作共模范围应该能够处理该情况。 只要您的驱动器共模电压低于 IN 限值、它就应该运行得非常好。
此致！
阿西姆
尊敬的 Asim：
1.三星可以采用直流耦合。 但在实际测试中、我们发现、在从源极侧 DPLL 上电到完成初始化的这段时间内、 P/N 端子的电压均为0V。 此时、PN 的共模和摆幅不符合规格、工程中使用了一个缓冲器来为逻辑模块提供时钟。 请帮助确认这种情况下的缓冲器是否没有输出、也不会有任何异常信号。
2.为与其它设备兼容并在后期的板载使用,仍将使用交流耦合。 在当前的实验测试中、发现在使用交流耦合时、可以通过在缓冲器的输入端子附近将一个10K 电阻器与交流电容器并联来实现 PN 共模电压的平衡(如下图所示)。 您能否帮助确认这种连接方法是否可行？
Br
艾达里安
尊敬的 Adrian：
1. 我认为 DPLL 驱动器电流将足够高、能够克服内部较弱的偏置直流耦合可能导致缓冲器输出出现干扰。 它也超出了不是首选的缓冲器工作范围。
2.I 还在使用内部偏置电路的仿真中检查了10K 值。 这将有助于平衡输入。
由于该电阻、这些 P 和 N 之间的差异可以忽略不计。 因此、如果存在任何会导致烧毁的噪声、这些线路将进入差分高电平状态、因为这种偏置差异是此器件将输出保持在差分低电平状态的唯一方法。 我仿真了一系列值供您参考。 如果他们希望确保在输入端没有时钟时没有干扰或输出、则可以选择这些值。 即使在20k 时,不平衡也不是那么大。 图中的两条中间线是 INN_/INP_引脚。
我不建议使用接近100欧姆的较小电阻器、因为这会降低接收器侧的总摆幅。
此致！
阿西姆
