[参考译文] CDCM7005-SP：未使用引脚的推荐端接

admin

Other Parts Discussed in Thread: CDCM7005-SP

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1262235/cdcm7005-sp-recommended-termination-for-unused-pins

器件型号：CDCM7005-SP

您好！

问题1：
我的客户希望将 CDCM7005-SP 仅用作时钟分频器/分配器、而不是如下所示的 PLL。
VCXO_IN 至 P Divider 至 YXA/B 的单端频率输入。因此、未使用以下引脚。
对于这些未使用的引脚、建议使用哪种端接？或者这些引脚是否可以保持悬空？
CP_OUT (8引脚)
REF_SEL (12引脚)
PRI_REF (14引脚)
SEC_REF (15引脚)
STATUS_VCXO 或 I_REF_CP (49引脚)
STATUS_REF 或 PRI_SEC_CLK (50引脚)
PLL_LOCK (52引脚)

问题2：
数据表"6引脚配置和功能"显示 PLL_LOCK 是 I/O 引脚。但是、PLL_LOCK 引脚始终在其他数据表说明中输出。在什么情况下、PLL_LOCK 引脚可以用作输入引脚吗？或者" I/O "只是数据表中的拼写错误？

此致、

平野健

1 年多前

0 admin 1 年多前

TI__Guru**** 1791630 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

尊敬的 Hirano-San：

这称为缓冲模式。遗憾的是、无法对寄存器进行引脚搭接设置。除非采用适当的默认配置、否则需要对 SPI 进行编程。

缓冲模式不需要电荷泵、因此 VCC_CP 可以接地以尽可能减少电流消耗。
CP_OUT 可以保持悬空。无需在配置中以默认值对其进行编程。如果您选择通过下拉偏置到 GND、则需要在配置中将 CP_OUT 编程为三态。

基准输入(PRI_REF、SEC_REF、REF_SEL)的最佳解决方案是使用上拉至 VCC。它们在内部弱上拉、因此增加外部上拉可最大限度地降低功耗并更快地实现稳定。

STATUS_VCXO 或 I_REF_CP 引脚可以保持悬空、也可以用于 VCXO_IN 输入信号的状态。

如不使用 PRI 和 SEC 时钟、可以针对基准时钟的非状态使 STATUS_REF 或 PRI_SEC_CLK 保持悬空状态。

PLL_LOCK 引脚似乎只是输出引脚、可以保持悬空。我可以从设计侧内部检查并确认此拼写错误。

谢谢！

此致、

阿杰特·帕尔

时钟和时序（参考译文帖）

时钟和时序（参考译文帖）(Read Only)

[参考译文] CDCM7005-SP：未使用引脚的推荐端接