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[参考译文] AFE8030EVM：AFE8030 TX 的数据路径延迟

admin
Guru**** 2386610 points
Other Parts Discussed in Thread: AFE8030
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1262286/afe8030evm-data-path-latency-for-tx-of-afe8030

器件型号：AFE8030EVM
主题中讨论的其他器件：AFE8030

大家好、

在我们测试从 FPGA 到 TI 的数据路径延迟时、我们看到了~740ns 的高延迟。测试过程如下  

我们是从 Intel 主板触发信号、同时触发 VSA 触发输入、因此我们看到从 FPGA 到 TI 的延迟为~740ns。

我们还使用示波器进行了测试、还获得了~740ns 的相同结果、即 TI AFE8030的预期行为。 我们测试是否正确？

我们还面临着 与10MHz SPI 时钟的单次事务的 SPI 事务的问题,我们得到~96us 延迟。 我们可以向 TI 电路板提供的最大时钟是多少？  

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    TI__Guru**** 2386610 points
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    团队成员  

    正如我们从 AFE8030文档中得到的那样。

    我们的设置为  

    • LMFSHd = 1-4-8-1-16,7864.32MSPS， 插值32x
    根据我们的设置值、我们将达到~740ns、
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    TI__Guru**** 2386610 points
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    尊敬的 Shiva：

    Ben 将对此进行研究。 通常、当内插级上升时、延迟数量会增加。

    请告知如何生成来自 FPGA 的触发信号？ 我们需要知道该触发信号是否与 JESD204 TX 块的数据模式生成对齐。

    -姜

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    TI__Guru**** 2386610 points
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    尊敬的 Kang：

    这是触发信号与 JESD TX 对齐的方式

    -湿婆

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    TI__Guru**** 2386610 points
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    Shiva,

    我们能够在 TSW14J58 FPGA EVM 中创建类似的触发器。 我已经用245.76MSPS 接口速率复制了您的系统参数、并确认我的设置中具有大约730ns 的延迟时间。

    AFE JESD 接口和 AFE TX 输出之间的延迟时间取决于 AFE80xx 内部 DUC 的接口速率。 从您发布的数据表片段、您可以看到、随着接口速率从737.28MSPS 降低到491.52MSPS、标称延迟从295ns 增加到440ns。

    此致、

    本乌兴

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    TI__Guru**** 2386610 points
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    尊敬的 Kang：


    感谢您取得这样的成绩。 您还能帮助我们解决 Rx 延迟问题吗？ 我们正在考虑类似的设置与 VSA(矢量信号发生器)我们的 Rx 设置如下-  

    • LMFSHd = 1-4-8-1-16,3932.16MSPS、 插值16x  


    此外、您能否给我们介绍一个我们可以遵循以测试 Rx 端延迟的过程？

    此致、

    希瓦

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    TI__Guru**** 2386610 points
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    Shiva,

    我有可能的测试程序建议、但我们尚未在 TI 核实这一点。

    在 FPGA/ASIC 上创建触发信号。 将此触发信号的上升沿与 FPGA/ASIC 处 ADC 捕获的开始边沿对齐。

    将此触发信号馈入定义为 NCO 开关输入的 AFE GPIO 信号。 此输入将用于将 AFE TX 通道从 NCO 0切换到 NCO1

    从以 NCO 0为中心的 AFE TX 发送一个模式、并将该信号环回到 AFE RX 中

    开始对您的 FPGA/ASIC 进行采集并发送触发信号

    触发信号将使 TX NCO 更改为 NCO 1

    查看从 AFE RX 捕获到的信号。 有些数据将以 NCO 0为中心、然后转换到 NCO1。

    触发和 NCO 转换之间的延迟将是(TX NCO 开关时间)+(AFE RX 捕获延迟)之和

    我们有 TX NCO 开关时间的数据、可从总延迟中减去该数据、以确定 AFE RX 捕获延迟。

    您认为这个提议是什么？

    此致、

    本乌兴