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[参考译文] TPL5111：M_DRV 在 POR 时保持高电平

admin
Guru**** 665180 points
Other Parts Discussed in Thread: SN74LVC1G04, TPL5111, SN74LVC1G125, TPL5111EVM
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1276588/tpl5111-m_drv-held-high-at-por

器件型号：TPL5111
主题中讨论的其他器件： SN74LVC1G125、SN74LVC1G04 、

我的用例为：

EN/ONE_SHOT = GND (单冲模式)。 TPL5111 M_DRV 通过切换开关保持高电平(非瞬时)、因此 DRVn 始终为高电平(保持负载开关启用以为系统供电)。 切换开关时、M_DRV 将变为低电平、定时器周期结束后、DRVn 将变为低电平(关闭负载开关)。 实际上、这是一个延迟关断电路。  

我担心的是计时器转换时间、如果 M_DRV 在引导时保持高电平、或在转换时间 t_Rext 结束前变为高电平、这会对存储的计时器间隔周期产生什么影响？  

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    TI__Guru**** 665180 points
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    如果确实需要保证 M_DRV 在 POR 时不会保持高电平以正确地将 RSET 值数字化、则建议使用以下电路、该电路尝试在施加电源电压后约280ms 内使 M_DRV 引脚不受开关影响：

    SN74LVC1G04将 SN74LVC1G125的 OEN 引脚保持为高电平、从而将 G125的输出保持为高阻态、直到221k/10uF RC 电路充电至少达到0.5V 左右(这不是特别精确)(这不应该发生至少280ms)、TPL5111有足够的时间设置计时器值。

    请就此方法提供建议。 显然、两个逻辑门的电源电流(每个10uA)远远超过 TPL5111 (35nA)、但这 对于我的应用是可以接受的。

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    TI__Guru**** 665180 points
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    您好、Evan：

    为了安全起见、我可以在 OEn 引脚到 VSYS_BAT 上放置一个上拉电阻、以确保在施加 VSYS_BAT 时 OEN 引脚为高电平。  

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    TI__Guru**** 665180 points
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    Noel、

    我刚收到 TPL5111EVM、请摆动它、在按住 M_DRV 开关的同时施加 VDD、这会将 DELAY_M_DRV 引脚短接到 VDD、该器件似乎仍正确地数字化了计时器电阻设置。  

    您能否解释一下器件是如何做到这一点的？ 如果我能够自信地理解其工作原理、那么我认为我可以删除上面电路中的两个逻辑门、而对电路的风险更小。  

    谢谢。
    埃文

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    TI__Guru**** 665180 points
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    实际上、经过更仔细的研究、我发现 DRVn 直到我释放 M_DRV 开关后~65ms 才会置为高电平、因此大概是在该点正在进行电阻器数字化。 因此、我需要逻辑门电路来确保不会发生这种情况。