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[参考译文] CDCE62002:降低杂散水平

Guru**** 671890 points
Other Parts Discussed in Thread: CDCE62002
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1280937/cdce62002-lowering-spurs-levels

器件型号:CDCE62002

您好!

我们正在使用 cdce62002将13MHz 的基准时钟转换为204.8MHz 的时钟。

以下是我们使用的配置。

问题是、我们在输出端遇到许多杂散(请参阅所附的频谱分析仪屏幕截图)。 这些值非常低、但对于我们的应用来说还不够低...

我的问题:你能不能建议其他配置,它可以降低这些杂散的水平?  或使其相对于载波的偏移较高(即将其移开、以便我们可以滤除 uisng 带通滤波器)

谢谢

fin = 13MHz
REFSEL/AUXSEL = AUX:
基准分频器= 1:
输入分频器= 13:
反馈分压器= 512和旁路分压器= 2:
环路滤波器选择= 1:
VCO = VCO2:
锁定检测窗口= 2.1ns:
预分频器= 2:
输出分频器= 5:
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    另外、这是目前由 GUI 创建的 ini 文件:

    寄存器
    0 72A800A0
    1 803F6191
    2 00000002

    端口
    0日
    1 FF
    2 Df
    3 F9

    输入
    PRI 13
    AUX 13

    外部元件
    C4 1
    R4 1
    C5 1

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    Dan、

    这些杂散也出现在输入上、还是仅来自器件? 如果杂散也是输入、您可以减小 PLL 带宽(GUI 将建议具有不同环路带宽的组件)。

    您还可以修改电荷泵电流。 在这种情况下、杂散水平与 PLL 噪声之间需要权衡。 电荷泵电流越大、PLL 噪声越低、但杂散越大;值越小、杂散越小、PLL 噪声越大。
    谢谢。

    卡德姆

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    这些杂散完全来自器件。

    关于电荷泵电流:据我所知、我们对电流的设置做了很多尝试、但仍然没有降低到更低的水平。

    我发布了我们现在使用的寄存器。 您是否有可能将它们加载到您身边的器件中、并尝试实现更好的杂散水平?

    谢谢!

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    Dan、

    我将调查这件事、并在星期五(PST)之前得到回复。 我已将该板以我们实验中相同的设置进行连接、并且还可以在您的配置中看到~-74至-76dB 的杂散。


    谢谢。
    卡德姆

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    很棒,期待它

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    Dan、

    我已经测试了多种频率规划组合以及内部和外部环路滤波器。 任何这些变化之间的杂散的幅度和位置差异都很小(尽管某些变化比其他变化更难以锁定)。

    谢谢。

    卡德姆

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    如果我告诉过您、我只担心载波的偏移高达20MHz 的杂散? 我希望它们在-90dBc 及以下...

    您能找到更好的配置吗?

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    Dan、

    我查看的结果仅适用于载波的15 MHz 偏移(我们的仪器仅以载波为中心捕获到15 MHz、否则必须更改中心频率)。

    环路滤波器和 PLL 设置的任何配置都不会产生足够的杂散抑制、尤其是不低于-90dBc。

    对于其他测试、您可以使用内置频率规划器、输入基准和输出频率、单击"Calculate"、然后在 PFD 时从 21个可能选项中选择一个:

    选择 PFD 设置后、可以使用4个完全内部设置或多个外部设置来修改环路滤波器、从而更改 C3和 R3值:


    谢谢。

    卡德姆