[参考译文] LMK04832-SP：双环路性能与单环路性能

这里有两件事：

1) 1) PLLatinum Sim 测量来自 OSCout 端口、因为这通常是将 PLL1环路中的 VCXO 提取到其他器件的位置。 但是、OSCout 缓冲器本底噪声实际上并不是那么大；您可以看到、本底的 VCXO 噪声明显低于 PLL1仿真中显示的 OSCout 本底噪声。  这意味着、当您提取 PLL1的输出结果并将其作为 OSC 源提供给 PLL2时、您会看到影响 PLL/VCO 总噪声的本底噪声提高。 在高级仿真模式中、您实际上可以禁用输出缓冲器对总体噪声的贡献(或者、在100MHz 情况下、将其调整为大约-167dBc/Hz、相对于 VCXO 频率±3dB/倍频程) 而且、您可以更准确地表示在 OSCin 端口和 PLL2相位检测器参考端口上看到的本底噪声。 这解释了您遇到的很多问题、但可能并不是全部问题。

2) 2)如果您有一个超纯净的100MHz OCXO 或 TCXO 基准、并且您尝试首先将其锁定到100MHz VCXO PLL、目的是"抖动消除" OCXO... 这 可能不会改善抖动、因为 OCXO 开始时变得比 VCXO 更干净。

实际上、TI 称之为"双环路/抖动清除器"的东西应该 被描述为级联配置、这样会产生抖动消除或频率倍增效应、具体取决于相对于所需输出的输入基准特性。 一般而言、级联 PLL 必然会向您的基准增加两个 PLL 和两个 VCO 的噪声。 不过、在某些有限的情况下、高于环路带宽的 PLL 噪声是相对于低于环路带宽的基准噪声的改进。  例如 、恢复时钟或者具有出色的近端偏移噪声但无法实现分配的输出缓冲的时钟、 可以通过将 较远偏移的高噪声部分替换为低环路带宽 VCXO 来改善。 或者、您可能具有非常纯净的10MHz 基准、但需要2457.6MHz 输出时钟； 在这个情况下、PLL1可被用作一个低带宽 PLL、此 PLL 具有一个保持被锁定至10MHz 基准的低相位检测器频率、但是它 将原本在 PLL2中发生的大输入基准乘法替换为一个更高频率的122.88MHz 或者245.76MHz VCXO。 这样、可以更大限度地提高 PLL2相位检测器频率并大幅增加 PLL2环路带宽、这通常会降低 PLL2噪声的贡献；并且由于环路带宽足够低、几乎所有贡献噪声的都是 VCXO 噪声、因此 PLL1中没有明显的参考噪声倍增。 关键在于、尽管级联架构必然会在单环路架构上增加噪声、但在某些情况下、由于参考频率或噪声特性欠佳、因此级联架构增加的噪声可能小于单环路架构的参考噪声。

如果您的基准干净且 接近 PLL2的最大可接受相位检测器频率、则使用级联架构通常没有好处。