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[参考译文] LMX2572:获得多个频率的相位相干行为

Guru**** 665180 points
Other Parts Discussed in Thread: LMX2572, LMX2581
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1285072/lmx2572-getting-phase-coherent-behavior-of-multiple-frequencies

器件型号:LMX2572
主题中讨论的其他器件: LMX2581

大家好、这是一个后续问题:
https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1278540/trf3765-getting-phase-coherent-behavior-of-multiple-frequencies-out-of-trf3765/4857650

我们正在使用多个 LMX2572 PLL、我们希望每个 PLL 之间具有相位相干、还希望参考频率(例如 PLL 的输入频率)、这些频率都与 PLL 的零相位点相位对齐。

所需的工作频率是2.4GHz 至2.5GHz 之间的 ISM 频带。 意外的是、如果没有通道分频器就无法实现这一点。 如数据表(页17/90)中所述:
"要低于3.2GHz 的 VCO 下限、可以使用通道分频器。" 理想情况下、由于我们只需要使用整数 PLL (例如、100MHz *(N = 24)= 2、4GHz)、因此我们希望绕过此过程。

问题1:是否可以在没有通道分频器的情况下实现该值、数据表中没有该值?

根据数据表的建议(第67/90页):

红色路径:我们设置 CHDIV = 0 (为此公式给出2的通道分频器值)

我们设置:
1.(PLL_N = 50、PLL_NUM = 0且 PLL_DEN = 1000)更改为了结果(2、5GHz)-->通道1 (黄色)
2.(PLL_N = 48、PLL_NUM = 0且 PLL_DEN = 1000)添加到结果(2、4GHz)->通道2 (蓝色)
对于以下公式:ResFreq = refFreq *(PLL_N + PLL_NUM / PLL_DEN)/ Channel Divider

这可以正常工作、但同步模式未按预期工作。 我们在复位后根据建议将寄存器 R0 (偏移:00h)设置为(2118h)、然后设置为(6118h)。 通过此设置(VCO_PHASE_SYNC_EN = 1)
问题2:如何精确地激活 SYNC 模式、而不仅仅是设置该位? 我们得到的是 BIZAR 行为、如跳频和振幅、因此没有设置该位是不可靠的频率。

相反、由于整数 PLL 的性质、我们得到了基准频率的同步行为、此行为只有在以偏移重新加电后才能重现。 请查看以下图片:

我们认为、这可能是由通道分频器的性质造成的。
通过将 Q'反馈回 D 触发器、频率得到时钟除以2、但取决于 D 的初始值、输出 Q 是否相对于时钟取反。

问题3:您能否简单介绍一下您的通道分频器是如何工作的? 如果符合我们的想法、那么输出只能有两种形式和180°失调电压。 我们是否可以控制输入、以便在重新淋浴后始终获得类似的结果?

绿色路径:

问题4:为什么将 CHDIV 设置为1 (因此通道分频器= 4)不需要任何同步功能?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Danny:

    LMX2572中的 VCO 覆盖3.2GHz 至6.4GHz、为了获得2.5GHz、需要使用通道分频器。

    正如您在流程图中所指出的、您处于 CAT.1b 同步。 您不需要 SYNC 信号、但需要启用 SYNC 模式。

    请注意、反馈路径中包含一个通道分频器。 在使 VCO_PHASE_SYNC_EN = 1之前、该分频器值为=1。 对于2500MHz、N 分频器= 50。  

    一旦这个同步使能位被置位、这个分频器的值=2。 现在、N 分频器= 25。

    数据表包含这一说明。

    您是对的、具有 div/2输出、将有两个不同的相位:0或180度。 通过将 SYNC 位设为1与 div/2、 我们会将 div/2信号(来自附带的通道分频)返回到 PLL、因此通道分频器的 div/2问题会被消除。 在使用其他 CHDIV 值时、我们需要使用内部重新计时电路来保持恒定相位、因此、我们需要 SYNC 信号来触发重新计时电路。  

    如果您的应用坚持 使用整数通道(PLL NUM = 0)、则可以使用 LMX2581来获得直接 VCO 输出、这样就不再需要同步。  

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    哈洛诺埃尔,谢谢快速回复和图片!

    我未使用提供的软件、但我能够使用我自己的 GUI 通过 SPI 写入寄存器。 我确实知道"计算得出的内含通道分频"、而且同步模式现在可以正常工作。 所有这些操作只是选择两个选项之一(0或180deg、不确定具体是哪一个)、输出频率的公式如下:

    outFreq = refFreq *(SYNC_CHDIV +1)*(PLL_N + PLL_NUM / DEN)/ Mode_Bit
    这一切都很清楚。 我不确定相位同步是否对我的应用足够准确。
    我让它以同步模式在2.5GHz 上运行(因此根据您的设置、N=25)、并
    它与100MHz 同步(在过零点上升沿触发)、并且
    PLL 输出频率在下降沿达到完全相同的过零点。
    然后、我注意到信号会以大约50ps 的偏移向左漂移、然后以100ps 的偏移漂移。 这是否正常?
    我的信号发生器工作在+4dBm、并且产生相当稳定的频率。

    对于我的应用、重新为完全相同的寄存器供电并写入相同的值非常重要、因为这些寄存器应该在从一个 PLL 频率到参考频率的相位变化之间(例如、始终为130°、因此仅为静态相位延迟)。

    我还想问一下一些寄存器:

    1.R37 (偏移:25h)
    在 f_VCO = 100MHz *(N = 23)= 2.3GHz 的情况下:我应该根据表3选择 PFD_DLY_SEL 0还是1?
    我通过 f_vco 对自己进行定向、因此这应该为0、但根据 N、它应该为1。

    2. R58 (偏移:3Ah)
    INPIN_FMT 有点奇怪、因为0和4是相同的。 重要的是、同步模式的同步类型是什么? 如前所述、这是一个异步。 将 VCO_PHASE_SYNC_EN 从0切换到1时、发送 SYNC 脉冲。

    返回图中的绿色路径:

    我尽最大努力使 VCO 在 CHDIV=1时锁定在任何频率(因此通道分频器值为4)、但它仅在1.5GHz 时锁定(N=60、在同步模式 N=30)。 除此之外、频率永远不会变得稳定。 您是否知道、为什么会发生这种情况? 我仍然感到困惑、为什么在这种情况下不需要同步或同步模式?

    感谢您对 LMX2581的建议。 这似乎具有一个单端输入基准输入时钟。 我需要类似具有差分输入时钟的 LMX2572。 我们有很多渠道、所以价格也必须合适。

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    尊敬的 Danny:

    相位同步意味着在 SYNC 之后、输入和输出之间存在一个确定性的相位、下图中的 T2。 这种相位差是传播延迟造成的。 在 Cat.sync 的用例中,每次启动设备并使用同步启用位=1对其进行编程时,您将获得几乎相同的 T1量。 此延迟与温度有关、您很可能会在器件升温后看到延迟发生变化。  

    在确定 PFD_DLY_SEL 值时、我们应该使用 VCO 频率、而不是输出频率。 如果设置了 MASH_ORDER =整数、则 PFD_DLY_SEL 应为1。  

    INPIN_FMT 用于在 SYNC 引脚(引脚5)上设置预期的输入信号格式。 Cat.phy 同步不需要同步信号,如何设置 INPIN_FMT 并不重要。

    当 VCO_PHASE_SYNC_EN = 0时、您应该能够获得800MHz 和1.6GHz 之间具有 div/4输出的任何频率。  

    当 VCO_PHASE_SYNC_EN = 1时、由于包含通道分频和最小值。 N 分频器限制、N 分频器不能小于20 (MASH_ORDER =整数)、因此最小输出频率限制为1000MHz。

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    你好,谢谢你的详细解释!

    因此、如果我得到的结果是正确的、则 T1延迟(器件升温后)将仅意味着整个周期延迟。 T1只是 n 个周期的延迟、如图中所述。 这意味着、在不影响基准时钟与输出基准的同步的情况下(例如、130°仍将保持)? 因为此处的情况并非如此。 是否仍有保证即使在器件运行后也能实现交流确定性延迟的方法? 否则、我会争辩说、同步功能在这里并不那么可靠、

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Danny:

    哦、抱歉、有一个拼写错误。

    ......... 您将获得几乎相同的 T1量。  T2。

    T1是在2类和3类同步中完成同步所需的时间。  

    1A 类和1b 类没有 T1。 对器件进行编程后、输出和输入之间将存在确定性延迟。 我们没有对温度范围内的延迟进行非常精确的测量、它大约等于+2.5ps/°C。 遗憾的是、这个延迟是没有办法限制的、这主要取决于芯片的设计、不过我们可以通过相位调整功能手动重新调整相位。  有关详细信息、请参阅数据表第7.3.12节。

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    尊敬的 Noel:

    感谢您的澄清! 您建议了相位调整、但在设置"整数模式"后、我已经放弃了这种调整。 这是数据表中规定的、在本例中为 tan 选项(根据整数 PLL 的性质、这也是可以理解的)。 第(19/90)页:

    使用相位调整时有几个限制:
    •当 MASH_ORDER 等于0 (整数模式)或1 (一阶)时、相位调整不起作用。
    •只要 MASH_ORDER 大于整数通道(PLL_NUM = 0)、就可以进行相位调整
    方程。
    •PLL_DEN 必须大于 PLL_NUM + MASH_SEED

    我可以尝试将其设置为更高的 MASH 顺序、但我不希望获得怪异的效果、并且能够自动同步、就像现在这样。 我更喜欢这样的设置、其中最慢的频率是我的100MHz 参考时钟、所有其他频率同时通过零点且没有相位延迟(因此我提到过相位相干电路):

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Danny:

    对、相位调整有一定的限制。