[参考译文] LMK04832：级联0延迟输出在##39；写入所有寄存器-# 39；后无法保持固定的相位关系

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https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1288637/lmk04832-cascaded-0-delay-output-cannot-keep-fixed-phase-relationship-after-write-all-registers

器件型号：LMK04832

HI Expertes,

我的客户反馈有关 LMK04832 0延迟操作模式的问题。

附件是客户用于测试的 TICS Pro 配置文件。输入参考时钟在 CLKin1上为122.8MHz、DCLKout6反馈给 PLL2、以提供0延迟输出。当器件配置完毕时、他们找到 PLL1和 PLL2可以正确锁定、CLK 输出频率符合预期。而问题在于 CLKin1和 DCLKout6之间的相位差未固定。相位差可能在每次点击"Write All Registers"时更改。有什么问题吗？

谢谢！

Johne2e.ti.com/.../LMK04832.txte2e.ti.com/.../LMK04832Config.tcs

2 年多前

0 admin 2 年多前

TI__Guru**** 2540670 points

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John：

在级联零延迟模式下、"级联0延迟模式在 PLL2输入时钟(OSCin)的相位与反馈多路复用器选择的时钟相位之间建立固定的确定性相位关系"。您似乎希望实现嵌套零延迟模式、其中"嵌套0延迟模式在 PLL1输入时钟(CLKinX)的相位与反馈多路复用器选择的时钟的相位之间建立固定的确定性相位关系。" INL 偏移误差和增益误差。如果问题不出在、我可以在实验练习中查看 tics pro 设置以进行进一步调试。

此致、

将会

0 admin 2 年多前

TI__Guru**** 2540670 points

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您好、William、

谢谢！如数据表中所述、级联的0延迟模式还可以在输出时钟和输入时钟之间建立固定的确定性相位关系。 PLL1能够保持 CLKIN 和 OSCin 之间的相位对齐、而 PLL2能够保持 CLKout 和 OSCin 之间的相位对齐。

约翰

时钟和时序（参考译文帖）

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[参考译文] LMK04832：级联0延迟输出在##39；写入所有寄存器-# 39；后无法保持固定的相位关系