• 状态 Resolved
  • 已锁定 已锁定
  • 回复 7 回复
  • 订户 0 订户
  • 视图 701 视图
  • 用户 0 会员在此处
选项
选项
相关

This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] LMK04832：时钟配置

admin
Guru**** 2538950 points
Other Parts Discussed in Thread: LMK04832

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1290931/lmk04832-clock-configuration

器件型号：LMK04832

您好：

   在我的设计中、我使用连接到 CLK_IN0的外部200m 晶体振荡器作为 LMK04832的参考时钟输入。 OSCout 输出200m 作为 FPGA 的工作时钟、确保 FPGA 可在上电和配置 LMK04832后运行。 我将使用 DCLK OUT2作为100M ADC_clk 输出、SDCLK out3作为 SYSREF 输出、并使用 DCLK out8、DCLK out10、DCLK out12、SDCLK out9作为 SDCLK out11作为100M FPGA DDR4控制器输入参考时钟。 我将使用0延迟模式来确保所有输出时钟都具有固定的相位关系。 我已安装 TiCS Pro 和 TI PLLatinum Sim、我将学习使用。

  1. 如果晶体振荡器性能良好、是否确实需要使用外部 VCXO？  我是否需要使用 CVPD-952作为200M VCXO？  该图像显示的可用频率不包含200m、这是否意味着我无法使用它？
  2. 我不太清楚零延迟模式的反馈电路需要使用哪个引脚(数据表显示"零延迟反馈可以使用来自 CLKout6、CLKout8、SYSREF 的内部反馈执行、也可以使用进入 FBCLKIN 端口的外部反馈环路(由 FB_MUX 选择)。" 如果选择 内部反馈 ，我不需要 在0延迟模式下进行任何其他外部引脚连接？  如果是这样，我想配置 DCLKout6作为 内部反馈)，以及如何使用 PLLatinum Sim  确定环路滤波器的电容和电阻值。 您能否提供使用外部 VCXO 的双环路0延迟模式参考设计的原理图？ 如果不需要外部 VCXO、您能否提供单环路0延迟模式的原理图？

  • 0
    TI__Guru**** 2538950 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    1. 如果您的 XO 性能良好、则无需 VCXO。 级联 VCXO 环路适用的情况包括基准频率"脏"时、即本底噪声高时、与恢复时钟类似； 或者、在初级 PLL 处的相位检测器频率通常太低、而您希望通过将高于 PLL1环路带宽的所有组件替换为干净的 VCXO 来保留更高偏移的噪声。

      由于在你的情况下、似乎 PLL1是不必要的、我建议改用将 XO 驱动到 OSCin、以便可以轻松地缓冲到 OSCout 上。  

    2. 内部反馈不需要其他外部连接-您只需启用反馈多路复用器、选择要用作反馈的时钟输出、然后就可以继续。 您甚至无需为该时钟的输出缓冲器上电、只要分频器处于运行 状态、您就可以将输出用作零延迟反馈。

      PLLatinum Sim 应将三阶和四阶环路滤波器组件表示为"固定"、因为它们无法修改(在内部实现)。 可以修改一阶和二阶组件(单向 C1、R2、C2)。 我认为 PLLatinum Sim 有用户指南、其中介绍了如何使用优化器根据所需设置进行选择-我想对优化器进行限制、以产生至少50°相位裕度(以确保稳定性)并以所选集成带宽中的最佳抖动性能为目标。 您会发现、PLL2上最高的电荷泵设置以及 您可以管理的最高有效相位检测器频率(200MHz)是 您的最佳情况。 我还将指出、在电荷泵的输出级中内置了一个未建模的60pF 电容、 在许多情况下、此内部 C1电容足以容纳整个 C1值。  PLLatinum Sim 不会自动包含此项、但我们将默认 C1电容设置为比 EVM 默认值高约60pF。

      如果您需要的话、我可以帮您绘制一张原理图、但就外部连接而言、CPout2引脚上基本上只有200MHz XO -> OSCin、R2/C2 (可能还有 C1)、LDObyp1/2引脚上的旁路电容、 以及您选择的输出格式缓冲器隐含的任何外部组件(例如、LVPECL 也许会使用240Ω 发射器偏置电阻器)。
  • 0
    TI__Guru**** 2538950 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

      非常感谢您的高度专业的回应。 下周一、我将和 PCB 工程师一起讨论并调整电路设计。 如果没有其他问题、我们可以在周一结束此问题。

  • 0
    TI__Guru**** 2538950 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    我之前没有提到 DCLKout4和 DCLKout6、我打算用它们为 AFE 芯片提供 CW1x 和 CW16x 时钟。 如果我选择 DCLKout6作为内部反馈、DCLKout6是否仍可用于 CW16x 时钟输出 ？

  • 0
    TI__Guru**** 2538950 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您可以同时将 CLKout6用于内部反馈和外部时钟。 我强烈建议使用您可以管理的最高频率、尽可能进行内部反馈、从而使相位检测器频率保持在 PLL2高电平、并降低使用 PLL2产生的相位噪声影响。 如果您可以使 CLKout6成为200MHz 时钟、这便是 XO 输入频率的最佳情况。

    尽管它有助于布局、但对于大多数用例、时钟输出没有 DCLK/SDCLK 区别；通道分频器和 SYSREF 可以以任何组合方式路由到奇数和偶数通道输出。 来自 CLKout6的反馈多路复用器实际上正在从 CLKout6/7对中的通道分频器获取反馈、因此、如果 CLKout6/7都设置为 SYSREF 输出、您甚至可以使用 CLKout6反馈路径。

  • 0
    TI__Guru**** 2538950 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    我应 将反馈设置为 DCLKout8，、因为当 DCLKout6用作 CW 时钟时、其频率将在系统运行期间发生变化、而 DCLKout8和 DCLKout9固定为100m、供 DDR 使用。  根据当前应用、输出时钟的最大频率为100m、最大检测器频率也限制为100m、是否可行？

  • 0
    TI__Guru**** 2538950 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    这是可行的、但并不理想、您将看到在以 PLL 噪声为主的区域内、相位噪声带内增加约3dB (通常约为10k 至100k 载波偏移)。

    是否确定需要0延迟模式？ 0延迟模式有助于在输入和输出时钟之间建立确定性相位关系、但是如果您的输入时钟是 XO、并且系统中没有多个需要同步的 LMK04832、那么我不确定您是否关心输入到输出的相位确定性。 如果只需要所有输出实现彼此之间的确定性相位关系、这可以通过生成同步事件、 它在相同的时钟分配路径周期复位每个输出分频器和 SYSREF 分频器、并为您提供可编程延迟以校正其相位。 那么、您可能能够通过正常的 PLL2 N 分频器路径利用更高的相位检测器频率、前提是您选择的 VCO 频率是200MHz 的倍数、并且您可以完全跳过反馈多路复用器。

  • 0
    TI__Guru**** 2538950 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    我再次查看了该解决方案、发现输入到输出的相位确定性确实不重要、因此没有必要实现0延迟模式。 非常感谢您的回答,这对我很有帮助!