[参考译文] LMK04828：如何设置 JESD 时钟？

Daniel：

您能将您的.tcs 文件发送给我吗？

此致、

将会

你好、William、

附件是我的 TCS 文件。

谢谢

此致。

e2e.ti.com/.../7382.lmk04828.tcs

Daniel：

我将在下星期五回复您。

此致、

将会

Daniel：

感谢您的耐心。  

至于原理图、下面是反馈：

• DNL 是否意味着不会放置器件？
• 如果使用50欧姆布线、则应在交流耦合电容器之前添加50欧姆终端。
  
  • 
• 由于您未使用 PLL、因此您不需要任何环路滤波器组件。  您能解释一下为什么要 在  CPOUT2上放置环路滤波器组件？
• 我了解 DCLKOUT2上的120欧姆端接电阻器、但我对您是如何为其他输出0、1、3、12得出端接电阻器值有点困惑。  您能解释一下吗？
  • 

关于替克普洛,我的反馈如下:

• 您想要的 SYSREF 信号类型是什么？ 您的 SYSREF_MUX 选择并不清楚。
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• 您能否详细说明如何同步信号以及需要什么样的 SYSREF 信号？ 例如、 您需要多少个脉冲？
• 如果您将 CLKIN_SEL0和 CLKINSEL_1用作输出、并且在原理图中看起来就像您一样、则应按此方式进行配置。
  •  

此致、

将会

您好、Will：  

感谢您发送编修。

关于原理图、下面是我们的答案。

1. 是、DNL 表示不加载、器件未焊接在 PCB 上

2. 50R 在输入端，我们可以尝试在现有 PCB 上添加外部50R。  

3. PLL 环路滤波器组件保留在板上，以备将来使用。 我们暂时不想在现有项目上使用内部 PLL。  

 LMK04828 DS 在第106页展示了带内部接收器终端的 LVDS 输出的560R 差分分辨率。 连接到 GND 的两个280R 电阻器会产生560R 的差分电压。  

LMK04828 DS 显示了 LVDS 输出的100R 差分分辨率、具有外部接收器终端、两个连接到 GND 的200R 电阻器使100R 为差分。

关于替克浦, 下面是我们的答案。

1.对于 SYSREF、我们更倾向于使用连续。

2.对于 CLKIN_SEL0，我们不使用。 对于 CLKINSEL_1、我们首选使用作为输入2.5G、  对 DCLKOUT0/SDCLKOUT1到 FPGA 使用旁路/分频、 对 DCLKOUT2/SDCLKOUT3到 DAC38J82使用旁路/分频。

附件是我们的新 TCS 文件。

e2e.ti.com/.../lmk04828_5F00_2nd.tcs

通过另一种方式、根据我们的原理图、您能否帮助提供 LMK04828和 DAC38J82的设置(没有任何使用限制)？  

我们希望我们 能够根据您的 设置运行正弦波演示。

谢谢！

此致

丹尼尔

Daniel：

团队在美国度假期间不在办公室、请预计明天回复。

谢谢。

卡德姆

Daniel：

很抱歉耽误你的时间。   我明白了,你的所有观点都是合理的。  数据表中有关连续模式的注意事项、我在此提醒您：

由于 SYSREF 时钟到器件时钟之间的串扰、不建议 SYSREF 持续运行。 JESD204B 旨在以单脉冲突发运行、以在启动时初始化系统、之后、理论上不需要发送另一个 SYSREF、因为系统继续以确定性相位运行。 如果需要 SYSREF 的连续运行、请考虑使用来自非相邻输出的 SYSREF 输出或来自 OSCout 引脚的 SYSREF 输出、以最大限度地减少串扰。

我会检查你的 tics config 并回到你的 tommorow。  是否还需要针对 DAC38J82生成编程的支持？

此致、

将会

将会、

感谢您的关注。

第一个目标是向我们的客户进行正弦波演示。 您可以提供 更合理的设置或用法、这一点非常有用。

接下来、我们可以进行修改以满足客户使用要求。

是的、我们也需要  DAC38J82支持。 我认为 DAC38J82的默认寄存器值 足以 进行正弦波演示、但我不确定这一点。

我认为时钟是第一 优先事项、我们需要生成正确的时钟、然后需要 TI 支持 DAC38J82。

如果您或他人可以支持 DAC38J82、则会有所帮助。

谢谢。

丹尼尔

Daniel：

为了获得将这两个器件一起配置的支持、查看 DAC38J82 EVM 及其 文档可能会有所帮助 、因为这种情况下使用 LMK04828为 DAC 计时。  我会在周一跟进、提供更多信息。  

此致、

将会

您好、Will、

我已经查看了一些 DAC38J82 EVM 文档和 GUI 软件。  

目前、我有一个问题。

模式。 我应该输入多大的频率？  

谢谢

丹尼尔

Daniel：  

由于我不熟悉该软件、因此我将从 DAC 团队中添加一名应用工程师来提供支持。  

此致、

将会

Daniel、您好！

很抱歉耽误您的时间、我们将在明天 EOD 之前回答。

谢谢。

Rob

Daniel：

您能否分享您希望 DAC 以何种模式运行？ 这包括总体 DAC 采样率和内插因子。 内插意味着向 DAC 提供的数据量较少、但 DAC 仍能准确输出数据。 折衷之处是插值因数越高、能够提供到器件中的信号的可用带宽就越低。 在您发布的图像中、您显示了312.5MSPS 的输入速率和1的内插、这意味着 DAC 输出将与312.5MSPS 的 DAC 输入数据速率相匹配。

首先、您需要确定所需的可用带宽。 例如、如果您需要发送20MHz 宽的音调、则需要向 DAC 输入提供至少两倍的该量以避免混叠。 这可能意味着您需要50MSPS 的 DAC 输入数据速率。 接下来、您将选择一个将直接影响 DAC 采样率的内插因子。 如果您选择通过2内插、DAC 必须接收100MHz 时钟输入。 如果您选择16倍内插、则 DAC 将以1600MSPS 的采样率工作、并且需要1600MSPS 的时钟。

请参阅 表10。 DAC38J82数据表的 DAC38J82速度限制、提供内插率和数据速率/采样率选项。

谢谢，Chase

尊敬的 Chase：

感谢您的答复。  

我做了一些研究和研究这个理论。 还要尝试一些配置。 但它现在不起作用。

首先、我们需要为我们的客户提供一个演示。  我的目标是采样率= 312.5M、 内插 x1、结合 TIJESD204-IP 示例设计(64点正弦波)、我预计会有4.88M 正弦波输出。 但实际上什么也没有。

下面是我的步骤、

1.在 DAC3XJ8X GUI 上、选择"External Clock、选择 DAC38J82、输入312.5MSPS、输入8个 Serdes 通道、输入1 内插。

2.在仿真模式下，点击 Program LMK04828 and DAC3XJ8X。 日志窗口中将显示整个寄存器值。

3.按照整个 寄存器值作为我的系统配置。

4.在 TIJESD204-IP 示例设计(Xilinx)内、更改为正确的 LMFS 和 K。还将串行器/解串器数据速率更改为1.5625GHz

5.使用 VIO 和 ILA 查看 TX 数据已发送到 TIJESD204-IP。 但没有来自 DAC 输出的波形。

此外、我尝试修改一些 寄存器值、仍然不起作用。

现在、我重点介绍 TIJESD204-IP 示例设计、可能有些我没有被注意到。

如果您有建议、请提供帮助。

谢谢

丹尼尔

Daniel、您好！

感谢您提供详尽的信息。 既然您使用的是 TI-204C-IP、那么让我们从头开始。 当您将 MASTER_RESET VIO 从0切换到1时、PLL 状态是否显示为0x3？

谢谢，Chase

尊敬的 Chase：

感谢您的快速响应。

是的、我有0x3的 QPLL 状态。

下面是我对 VIO 和 ILA 的简要屏幕。

谢谢、Daniel