[参考译文] LMK04832-SP：LMK04832-SP

除了适用于整个 SYSREF 分配路径和每个 SYSREF 输出的全局 SYSREF_DDLY 字段外、每个通道中都存在一个本地模拟延迟、可将总本地 SYSREF 延迟延长约610ps。

如果您可以接受 SYSREF 脉冲以多个阶段到达(某些 JESD IP 允许某些或任意 SYSREF 周期数的偏移)、您可以使用 SCLKx_y_DIS_MODE 和 SYSREF_GBL_PD 设置以及动态数字延迟功能来动态重新对齐彼此之间过远的 SYSREF 和屏蔽输出。 遗憾的是、我认为动态数字延迟移动时间并不总是确定性的、或者如果我们还没有全面了解器件的这一方面；我知道有一些关于动态数字延迟和 SYSREF_DDLY 的数据表说明、这些说明使得正确使用具有一定的挑战性。 由于动态数字延迟和屏蔽操作是基于寄存器的、受 SPI 写入速度的限制、如果所有 SYSREF 脉冲需要在相互相差不到100ns 时、这将不起作用。

原则上、您可以使用多个通过不同 DCLKx_y_DDLY 值的器件时钟计时的独立 D 触发器、作为 D 端口上较慢脉冲 SYSREF 的重定时器。 器件时钟延迟可相差 约1000个时钟分配路径周期、从而实现更宽的总延迟变化。 但也有一些缺点：

• 每个触发器的时钟端口都需要独立、而且我知道唯一的航天级 TI 器件为每个触发器提供时钟引脚且具有两个以上通道的器件是具有16通道和48个引脚的 SN54LVTH162374-SP。 根据需要多少个具有较大延迟的 SYSREF、 最好使用双通道 DFF。
• 此解决方案仅限于实现 LVCMOS 的输出(CLKout8、CLKout10和奇数 CLKoutY)、并且仅生成 LVCMOS SYSREF 输出(因为新的输出源是 LVCMOS DFF)。 通过对 SYSREF 使用三个完整输出(CLKout8/9/10或9/10/11)以及对器件时钟使用所有剩余的 LVCMOS 输出、可以生成多达六个单端 LVCMOS 重定时 SYSREF。
• 该解决方案仅在低于250MHz 时有效、因为 LVCMOS 输出的额定频率不更高。 虽然没有下限、但最大 SYSREF 偏差上限为1023个时钟分配路径周期、因为器件时钟分频器不能高于1023。
• DFF 重定时器阶段累积了一些未知延迟。 如果其他时钟与这些 SYSREF 对齐、尤其是在其他 LMK04832-SP 器件上、校准消除此延迟可能具有挑战性。
• LVCMOS 输出传播延迟随温度变化很大-在整个温度范围内可能有数百皮秒。
• 将器件时钟用作重定时器并且器件时钟没有模拟延迟路径、因此您就会失去模拟延迟。 鉴于上述延迟和传播延迟变化方面的难题、这可能会带来麻烦。

所以我不会推荐这作为我的第一个选择-它是最后的选择,当所有其他的失败。 在此之前、可能还有其他更简单的解决方案、例如设置高频时钟周期的一些恒定偏移、以在目标器件上转移 SYSREF 时序。 如果您将 SYSREF 用作某种精确定时脉冲发生器、而不用于 JESD 配置、则触发器重定时器解决方案可能更合适。