[参考译文] LMK04832-SP：LMK04832-SP

所有延迟(本地和全局 SYSREF 延迟以及器件时钟延迟)都以时钟分配路径周期表示。 例如、在 VCO 频率为3054MHz 时、SCLKx_y_DDLY、SYSREF_DDLY 或 DCLKx_y_DDLY 的任何一个周期都会将边沿移位1/VCO 3054MHz = 0.33ns。 器件时钟半步进使用时钟分配路径的下降沿、对于 VCO、这个下降沿几乎正好为50%占空比；对于具有非50%占空比的外部时钟(Fin0或 Fin1)、情况可能不是这样。 不幸的是、SYSREF 半步长被奇怪地实现–半步长的时序可能有几十皮秒的误差。 我不确定原因。 因此、SYSREF 半步进只是时钟分配路径的大约半个周期；它确实会 随着时钟分配周期进行名义上的调整、只是会有一个恒定的偏移、这在更短的时钟分配路径周期中变得很明显。

TICS Pro 中的图在表达该函数的工作原理方面存在缺陷。 我将在下一版中更正输出页面和 SYNC/SYSREF 页面上延迟计数器的定位和源、将 DCLKx_y_DDLY 计数器和 SYSREF_DDLY 计数器放在其各自的分频器之前、并显而易见 SCLKx_y_DDLY 也在时钟分配路径周期中单位。 我注意到还有一些其他事项需要更新(时钟输出页面上的 SYNC_DISSYSREF 应使用类似的与门拼写正确、并可能显示 SYSREF_MUX 以阐明 SYNC/SYSREF 分配机制的来源；可能需要在默认配置下将 DDLY_PD 功能修改为"关闭"、因为它们仅适用于动态数字延迟且应以不同方式处理调光逻辑)。