[参考译文] LMKDB1104：PCIe 时钟缓冲器- PWRGD 置位查询

https://e2e.ti.com/support/clock-timing-group/clock-and-timing/f/clock-timing-forum/1431187/lmkdb1104-pcie-clock-buffer---pwrgd-assertion-enquiry

工具与软件：

我正在寻找1至4 PCIe Gen4时钟缓冲器/扇出、 2个 PCIe 插件卡时钟和2个 AMD FPGA Gty 收发器参考时钟

在寻找不需要太多设置的简单缓冲区时、可能需要一个引脚来启用缓冲区

通过使用时钟缓冲器选择指南、发现 LMKDB1104/1204、在阅读数据表时、与 PWRGD 断言的描述混淆、在产品特性中、它指出灵活的上电序列、但基于 PWRGD 断言、如果时钟无效、它不会上电、可以帮助解释什么是正确的启动序列和表8-1。 在8.3.2.4中

8.3.2.3 PWRGD 置为有效
器件上电后、PWRGD 引脚第一次从低电平到高电平转换可能会在输入时钟运行时发生。
悬空、低电平/低电平或拉至 VDD。 仅当 PWRGD 引脚从低电平拉至、上电序列才会启动
输入时钟有效时高电平。
如果在输入时钟无效时将 PWRGD 引脚从低电平拉至高电平、则上电序列不会
并且输出保持低电平/低电平。 发生这种情况时、将 PWRGD 引脚从高电平拉回至低电平没有任何效果
PWRGD 引脚上的这种从低电平到高电平的转换不被视为有效的电源正常信号。 是什么
下次输入时钟有效 PWRGD 引脚被拉高时上电。 换句话说、只有
每个下电上电对应一个有效的电源正常信号。

8.3.2.4器件电源关闭时的时钟输入和 PWRGD/PWRDN#行为
无论器件电源关闭、输入时钟都可以运行、悬空、低电平/低电平或拉至 VDD
PWRGD/PWRDN#引脚状态(低电平、高电平、低电平到高电平转换和高电平到低电平转换)。 表8-1显示了所有
支持的序列；在应用 VDD 之前或之后可以应用时钟输入。
表8-1. 灵活的上电序列
VDD              PWRGD/PWRDN#         CLKIN_P/CLKIN_N
不存在                X                   持续更新
                                            悬空
                                            低/低
现在                 数据读写访问权限                   持续更新
                                             悬空
                                            低/低

不确定是否有其他更好的选择。   谢谢