[参考译文] LMK04832：时钟架构缓冲器输出电源问题

我将 TICSpro 中的芯片配置为旁路和禁用 PLL0和 PLL1、就像时钟架构生成的缓冲器一样、且总功率约为1.2W。 这怎么可能呢？ 时钟架构表示功耗仅为366mW 左右

这种差异可能是因为我还包含了 LVPECL 发射极偏置电阻器的240欧姆电流。 无论哪种方式、1至1.1W 都无法满足我的要求。  我现在正在查看 LMK01000、以生成三个200MHz 时钟和两个1MHz SYSREF 时钟信号(所有 LVPECL 都带有发射极电阻器)。 我得到的功率计算值为778mW。 "你说什么? 是否还有其他功耗更低的时钟芯片？  为什么 TICsPro 中的许多其他器件都没有像 LMK04832这样的功耗/电流计算器？ PLL 旁路模式下的 LMK04610的功耗可能甚至低于较旧的 LMK01000、但我不知道如何计算该功率、因为它在 TICS Pro 中没有电流计算器、并且数据表也不会对旁路模式的功耗进行分解。  

您好！

团队正在休假。 请预计最早在1月2日之前回复。

谢谢！

Kadeem

Kevin 老师、您好！  
LMK01000是一种时钟缓冲器、两个1MHz SYSREF 时钟将是连续信号-我只想确保这对于您的应用而言是可以接受的。  
较旧的器件没有当前的计算器、因为我们的许多器件是不需要功耗计算要求的低功耗器件。  
这种情况不复存在、我们的高耗电射频合成器和分频器更是如此。  
我得出的功率耗散值为~740mW。  
我可以关于您的应用的更多信息吗-您的应用的最大电流消耗是多少？ LVPECL 通常是耗电量最大的 差分输出格式。  
您是否愿意使用 LVDS 或任何其他差分输出格式？  

此致、

Vicente  

正如我在本图中所指出的、大多数输出都可以是 LVDS、但是、与它们配对的两个时钟和 SYSREF 必须具有更接近 LVPECL 的差分摆幅- LVDS 将无法正常工作。 RFSoC 可以在输入端将 SYSREF 的设置时间调整为 CLK。 因此、只要缓冲器的相邻时钟输出的输出到输出偏移很小(相对于200MHz 时钟的周期)并且可以重复、那么带有分频器的时钟缓冲器就 应该可以工作。

尊敬的 Kevin：  
假设您只能使用抖动清除器处理输出数量、  
我相信 LMK3H2018可能就足够了、因为它具有缓冲模式选项、但我需要检查我们是否可以将200MHz 输入分频–最重要的是、我们是否能够满足您的功耗要求。  
是否需要满足特定的功率损耗数字？