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[参考译文] ADC122S051:什么是时钟模式:极性和相位?

Guru**** 2379060 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1535472/adc122s051-what-is-the-clock-mode-polarity-and-phase

器件型号:ADC122S051

工具/软件:

您好、在时钟极性和相位方面、什么是正确的时钟模式? 时序图图 3 看起来模糊不清: DOUT 数据显示在时钟脉冲的上升沿稳定(因此这是采样的理想时间),但文本说 DIN 在芯片内也在时钟的上升沿移动。

根据定义、对于同步的主器件和从器件、数据移动必须同时在 MISO 和 MOSI 线路上进行、因此必须同时对两者进行数据采样。 但图 3 显示了对 DOUT (MISO) 和 DIN (MOSI) 不同的移位和采样的稳定时间。 这使得很难找到两个同步时钟边沿来对数据进行采样。

时钟的极性在空闲(“1")“)时看起来很高 、但对于 DOUT、相位将是第 2 个边沿(相位“1")“)、而对于 DIN、相位是第 1 个边沿(相位“0")“)...不可能这样
请提供帮助。

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    尊敬的 Vlad:

    SCLK 应该处于空闲高电平 (CPOL = 1)、并且数据输入 (DIN/MOSI) 在 SCLK 的上升沿(后沿)加载 (CPHA = 1)、因此是 SPI 模式 3。

    数据表还提到数据输出 (DOUT/MISO) 在 SCLK 的下降沿移出。 这样、它就能在控制器读入的下一个上升沿保持稳定。 这可能有点不清楚、因为它是从器件的角度编写的。

    我认为图 1 能更好地忠实地说明具体的时间安排,而图 3 更抽象。 不管怎样、工程图不是按比例缩放的、因此请按时序规格和说明进行调整。  

    此致、
    Joel