[参考译文] ADC3444：下电上电后 ADC3444 芯片之间的相位不一致

您好、

我要进行研究、以确保所有 ADC3444 的所有 HMC 输出在启动时到达 ADC 的时钟引脚时都处于相位对齐状态？

是否已经过验证？

此致、

Rob

您好：

我们目前正在检查提供给所有输入的时钟的相位。 目前、我们观察到时钟输入相位随下电上电而变化。 这种变化是否是导致我们所面临问题的根本原因？

此外、如果时钟输入保持同相、ADC 输出是否也会保持相位对齐？ 在我们的当前设置中、是否可以使用 SYSREF 或任何其他方法实现输出相位对齐？

此致

您好：

如前所述、我们使用两个 HMC7044 芯片为四个器件提供时钟信号。 我们利用 HMC7044 中的同步机制来同步两个时钟芯片的输出。

我们已通过读回相关的 HMC7044 寄存器来验证状态、并确认 PLL1 和 PLL2 都已锁定。 此外、两个器件上的输出相位都稳定。 在示波器上进行测量时：

• 从同一 HMC7044 进入器件的时钟信号完全对齐。

• 两个 HMC7044 芯片之间的时钟信号显示出较小的相位差（通常小于 10 度）。

然而、尽管来自同一 HMC7044 的时钟得到了良好对齐、我们已经观察到、从同一 HMC7044 接收时钟的 ADC 在上电后并不总是在它们之间保持相位对齐。 某些下电上电时会出现这种不一致的情况。

我们正在寻求有关在使用多个 HMC7044 芯片时如何调试该相位不匹配问题的指导。 具体来说：

• 当多个 ADC 由同一 HMC7044 提供时钟时、我们是否应该期望它们之间实现完美的相位对齐？

• 可能不存在任何其他配置、同步时序或复位时序要求？

如果需要我们方面的任何进一步信息,我们很乐意提供。

此致

您好、

ADC 本身无法使用 sysref 实现自身同步。 读取数据表后、Put 中的 sysref 用于将 ADC 中的分频时钟同步到外部 sysref 边沿。 因此、在这种情况下、这对您没有帮助、因为未使用分压器。  

您是在下电上电过程中看到随机相位、还是始终处于关闭状态？

如果该引脚持续关断、则可能是由于输入布线匹配导致的？ 您能验证一下吗？

理想情况下进行测试时、应尝试配置时钟系统、并仅对 ADC 执行下电上电操作、并在此处验证相位一致性。

如果这样解决了问题、那么问题应该与时钟有关、因为 ADC 没有对时钟执行任何特殊操作、这可能导致随机相位下电上电。

此致、

Rob

您好：

在本例中、从一个下电上电到另一个下电上电、ADC 输出相位是随机的。 在相同的下电上电周期内、相位保持恒定、但在下电上电后、相位会发生变化。

我们不认为这是输入布线延迟造成的、因为我们观察到同一芯片的所有四个通道都保持几乎相同的相位。 即使输入时钟同步、不同 ADC 芯片之间的相位不一致似乎也是问题所在。

您能否确认一下、如果时钟同步、多个 ADC3444 芯片是否应该总是产生恒定相位输出？

为了澄清这一点、我们的 PCB 团队已确认所有芯片的所有数据和时钟布线长度都是匹配的。

此致

您好、

请给我几天时间,我正在研究这个设计,看看是否有什么我可以发现这里.

感谢您发送编修。

此致、

Rob

您好、

我谈到了设计。 我在上面的帖子中并不清楚、但您需要使用 SYSREF (SYNC) 信号来确保所有内部分频器都同步。

您能告诉我们 将 ADC 置于哪种模式吗？

最后、如果您有一个有助于分享的方框图或原理图、

此致、

Rob

您好：

根据我的理解和我们之前的讨论、仅在使用内部时钟分频器时才需要 SYSREF。 由于我不使用任何分频器、因此我想澄清这些内部分频器到底是什么。

在我的例子中、ADC 会接收到一个 122.88MHz 时钟、这个时钟也是采样速率、因此不涉及分频器。

关于模式、我认为问题出在来自 ADC 的数据传输的背景下。 我×采用 2 线制接口进行 7 μ s 串行化、数据以 DDR 速率传输。

此致

您好、

感谢您提供详细信息。 我会明白,如果隔板仍然需要设置,即使你没有使用它们。

明天我将进行更新循环回来。

此致、

Rob

您好、

对此有任何更新？

此致

您好、

让我再次 Ping 设计。 感谢您的耐心。

此致、

Rob

您好、

设计回来了、他们有如下评论：

如果使用 7x 串行化、帧时钟为 Fs/2 — 这意味着它需要外部参考来跨芯片同步。

能否详细了解所出现的相移量？

GCLK 是任意同相还是异相？  

此致、

Rob

您好：

我们使用的是 7x 序列化、我想分享一些关于反序列化方法的详细信息。

我们不使用帧时钟进行反串行化。 相反、我们依赖于 ADC 的自定义模式。 避免帧时钟的原因是我们观察到了数据样本和帧时钟之间的偏移、并且这种偏移在整个下电上电期间并不一致。 在某些上电时、偏斜为正、而在其他时为负。

在 TI 的文档“了解高速 ADC 中的串行 LVDS 捕获“中、提到了帧时钟和串行数据之间可能会发生偏移。 本文档还建议使用数据中嵌入的自定义模式（类似于帧时钟）、然后使用该模式将样本锁存在正确的位置。 在本例中、自定义模式本身可用于此目的。

反串行化逻辑流程如下：

• 来自 ADC 线的串行数据

• 在位窗口的中心捕捉数据的位眼图扫描逻辑

• 14 位齿轮箱逻辑

• 用于样本边界对齐的自定义图形

• 使用斜坡测试模式验证样本

• 使用的最终样品

在给定此设置的情况下、我们是否缺少可能导致相位失准问题的东西？

我们担心的是帧时钟本身与数据不对齐、从而导致错误的位锁存。 即使我们使用帧时钟进行反串行化、我们仍然需要自定义图形来补偿偏移。 我还想补充的是,串行数据的 2 条线之间存在偏移。 因此,我们使用测试样品从两根导线的正确位置获取样品。

• 您能否确认使用 SYSREF 是否能保证帧时钟和串行数据之间以及串行数据的 2 根导线之间不会出现偏移？

• 我遵循的流程中是否存在任何可能导致相位变化的错误？

此致

您好、

感谢您的耐心、我在设计方面发言、以下是您的评论：

“本文档还建议使用数据中嵌入的类似于帧时钟的自定义模式、然后使用该模式将样本锁存在正确的位置。 在本例中、自定义模式本身可用于此目的。“

我们的帧时钟速率为 Fs/2。

TI：您使用哪个自定义模式在数据输出中获取此模式？ 我认为我们没有这样做的模式。

“避免帧时钟的原因是我们观察到数据样本和帧时钟之间存在偏移、并且这种偏移在整个下电上电过程中并不一致“  

TI：您看到了多大的偏斜？ 是 1 个时钟周期的 DCLK 还是多个时钟周期？

TI：我们需要获得这些问题的答案、以确认您的操作顺序是否正确。

获得其中的一些额外信息后、我们可以在实验室工作台上设置 EVM 以进行验证。

请提供建议。

谢谢、

Rob

您好：

以下是我们使用的测试图形序列：

1. 测试模式 3–在2AAA和之间交替传输数据1555。 这用于眼图扫描逻辑、以确保在位周期的中心捕获每个位。

2. 测试模式 5–自定义模式3C78,帮助我们识别两根导线中样品的起始位置。

3. 之后、我们使用一个状态机从导线 0 和导线 1 获取数据、并映射这些数据以形成完整的样本。 在某些情况下、导线 0 数据对应于当前样本、而导线 1 数据属于下一个样本。 为了验证这一点、我们应用斜坡模式并确认两根导线是否与同一个样本对齐。 斜坡模式通过后、我们便认为样片可以使用。

我们知道类似 FCLK 的模式不直接可用、但我们正在使用此自定义模式来识别采样开始位置、其作用与 FCLK 相同。

如果您需要任何其他详细信息、请告知我们、我们将提供这些信息。 如果您尝试复制相同的方案并确认您的案例中的阶段是否保持一致、我们也将不胜感激。

此致

您好、

是的、这就是我们计划做的事情。 我今天正在进行设置、并将在一天结束时告诉您我找到的内容。

感谢您提供的其他信息、这对您有所帮助。

谢谢、

Rob

您好、

我认为如果我们在您的系统上显示方框图会有所帮助？ 细节越多越好。

此外、您是否可以发送 ADC SPI 寄存器配置设置？

我只能查看一个器件/评估板、而单个器件的四个输出同相。  

是否使用将寄存器 0x09 设置为 0x02？ 才能对齐测试图形？

谢谢、

Rob