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[参考译文] ADS1256:串行通信有疑问

Guru**** 2501915 points
Other Parts Discussed in Thread: ADS1256, ADS1255

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1554083/ads1256-serial-communication-doubt

器件型号:ADS1256
Thread 中讨论的其他器件: ADS1255

工具/软件:

我正在尝试为 ADS1256 开发基于 FPGA 的驱动程序、但在串行通信中、我对时序要求有一些疑问:

1.-命令 RDATA、RDATAC 和 RREG 中的 T11 和 T6 令人困惑。 请任何人都能向我解释它们之间的区别。  

2.-状态寄存器中的位顺序(位 3)如下: 输入数据始终以最高有效字节和位优先的方式移位。 输出数据始终首先移出最高有效字节。 顺序位仅控制输出数据在字节内的位顺序

在命令移位方面、基于 FPGA 的驱动程序必须发送命令的最高有效位? 位顺序在命令移位中不受影响?。   

3.-考虑到时间要求得到满足。 我有以下命令班次顺序(非常感谢您提供反馈):

  •  下拉 CS 输入。  
  • 通过多路复用器寄存器选择 AINP 和 AINN。
  • 通过 ADCON 寄存器选择 PGA。
  • 如果状态寄存器需要、启用缓冲器。  
  • 开始完整的自校准(偏移和满标度)。  
  • 应用命令 SYNC、WAKEUP。
  • 应用命令 RDATC。

感谢您的反馈。  

此致。

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    我忘记了这个疑问:  

    c. 表 24 中总结的 ommands 控制着 ADS1255/6 的运行。 除了需要第二个命令字节加上数据的寄存器读取和写入 (RREG、WREG) 之外、所有命令都是独立的。 其他命令和数据字节可以在第一个命令字节之后无延迟移入。 STATUS 寄存器中的顺序位设置输出数据中位的顺序。 CS 必须在整个命令序列期间保持低电平。

    这个片段会让我感到困惑。 什么命令适用于此情况? ( 其他命令和数据字节可以在第一个命令字节之后无延迟移入 ) 
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    你好 Jose de Jesus Colin Robles,

    回答您的问题:

    命令 RDATA、RDATAC 和 RREG 中的 T11 和 T6 令人困惑。 请任何人都能向我解释它们之间的区别。  [/报价]

    时间 T6 表示 DIN 上的数据移入 ADC 与 DOUT 上移出 ADC 的响应数据之间的时间

    时间 T11 指示 DIN 上后续命令之间的时序限制。 例如、如果您发出 WREG 命令、当您完成 WREG 命令后、必须等待 4 tCLKIN 才能发出下一条命令

    [报价 userid=“657450" url="“ url="~“~/support/data-converters-group/data-converters/f/data-converters-forum/1554083/ads1256-serial-communication-doubt

    状态寄存器中的位顺序(位 3)如下所示: 输入数据始终移入最高有效字节、位优先。 输出数据始终首先移出最高有效字节。 顺序位仅控制输出数据在字节内的位顺序

    在命令移位方面、基于 FPGA 的驱动程序必须发送命令的最高有效位? 位顺序在命令移位中不受影响?。

    [/报价]

    我不会担心这个位、只将其保留为默认值。 这样、您从 ADC 接收的第一个字节将按位顺序 23-22-21-20-19-18-17-16、而不是 16-17-18-19-20-21-22-23

    考虑到已满足计时要求。 我有以下命令班次顺序(非常感谢您提供反馈):

    我会使用 SDATAC 模式和 RDATA 命令而不是 RDATAC 模式(我不清楚您在做什么,因为您写了“RDATC")“)

    此片段会导致我混淆。 什么命令适用于此情况? ( 其他命令和数据字节可以在第一个命令字节之后无延迟移入 )

    这只是意味着第 1 个命令字节和后续命令字节之间没有时序限制、仅影响 WREG 和 RREG 命令

    -布莱恩

    [/quote]
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    您好、Bryan 感谢您的帮助、  

    我成功地与 ADC 进行了串行通信。 我想向任何人分享以下建议:  

    与 DOUT 端口的 FPGA 连接必须使用 1K Ω 电阻接地 。  

    FPGA 端口可能与 ADS1256 dout 端口不兼容。 我在示波器中共享 dout 的波形

    FPGA 端口连接到 DOUT、连接到接地:  

    DOUT 直接连接至 FPGA 端口、无电阻。

    对于任何避免使用电阻的建议、我们都深表感谢。

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    你好  Jose de Jesus Colin Robles,

    在没有由 ADC 驱动时、可以发现 DOUT 引脚上拉/下拉了一些东西。 无论它看起来是什么、都非常弱、因为上升/下降时间看起来很长。 但这不是 ADC 的固有特性、而是系统中该引脚上的某个特性

    添加 1k 下拉电阻可以克服任何弱驱动源的问题、只要 ADC 不驱动 DOUT 引脚、就可以将其保持在低电平

    如果可能、您可以考虑增大电阻值、1k 对于下拉电阻来说有点低。 可能是 10k?

    -布莱恩

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    您好 Bryan、我使用由专业按钮触发的 comand RDATA、我不知道为什么 ADC 中的 DOUT 引脚显示这种行为、但使用下拉电阻时、当转换器等待另一个触发信号时、电压会驱动至接地。 这里、我使用 COMAND RDATAC 将 Siganl DRDY 与数据速率为 30KSP 的信号 Dout 搭配使用。  

      

    使用 10k Ω 电阻、Dout 中的最后一位表明了这一点

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    你好  Jose de Jesus Colin Robles,

    这看起来更好、我很高兴我们可以帮助解决该问题

    -布莱恩