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器件型号：DAC39J84主题中讨论的其他器件： DAC38J84
工具/软件：
您好 TI 支持部门、
我正在开发一个系统、其中包括使用 Xilinx ZU29DR RFSOC 和 Abaco FMC216 以及 TI DAC39J84 DAC 的现成板。
我目前面临的问题是我 无法从 DAC 获取任何输出 。
我的配置 （时序控制基于 TI “1323.8.3 DAC3xJ8x 启动序列.docx“）：
- 采用 2441 配置的 JESD204B 子类 1 (L = 2、M = 4、F = 4、S = 1)
- 32 帧/多帧（即 K = 32）
- SERDES 线路速率 9.8304Gbps、具有 8 倍插值
- DAC 配置（还附上了文件）
- DACCLKP/N = LMK04828B 中的 491.52MHz
- 寄存器配置（所有值均以十进制表示）
- 配置 51：PLL_vcosel = 1 (L 频带 4GHz)
- 配置 51：PLL_VCO = 17
- 配置 50：PLL_p = 0
- 配置 50：PLL_m = 15
- 配置 49：PLL_n = 3
- 配置 59：SERDES_clk_sel = 0 (DACCLKP/N)
- 配置 59：SERDES_REFCLK_div = 0
- Config60：rw_cfgpll = 20（即 5 倍）
- 配置 62：rw_cfgrx0 = 0（全速率）
- Config37：clkjesd_div = 2
- DACCLK（DAC PLL 块输出）= 1966.08MHz
- SERDES PLL：2457.6MHz
- 串行器/解串器 PLL 的 REFCLK：491.52MHz
- JESDclk：491.52MHz
- SysRef：来自 LMK04828B 的持续 7.68MHz
- 一个 Xilinx JESD 内核+ Xilinx JESD PHY 连接到一个 DAC39J84 IC（1 个链路、2 个通道）
- Xilinx JESD 内核时钟 245.76MHz
- LMK04828B 参考时钟：122.88MHz
- 在传输前、DAC 样本先以 MSB 格式化
我已经确认了
- CGS 成功完成、无错误/警报
- ILA 成功完成、无错误/警报
- SYNCB 线在预期时间（即 CGS 开始之前、CGS 完成之后）切换。 成功初始化链路时观察到链路错误、导致无法重新初始化通道；即链路稳定
- SYSREF 频率为 7.68MHz（在示波器上测量）
- 已通过所有 DAC 和 DAC 通道的 NCO 测试（根据 TI 的“7534.SYSREF Troubleshoot-shooting.docx“）
- 确认 Xilinx JESD 内核实现正在以 MSB 然后是 LSB 格式传输 DAC 样本。
- DAC 上的 Lane0 和 Lane1 上未报告错误/警报（即 Config65、Config100、Config101 和 Config108）
- Xilinx JESD 内核上未报告错误（即 STAT_STATUS 寄存器 0x60、STAT_LINK_ERR_CNT 寄存器 0x420/0x4A0）
可以了 无法解决这个“无 DAC 输出“问题 已经持续数周了。
非常感谢您提供的任何帮助。
使用的 TI 参考资料：
- 4188.DAC38J84 时钟、PLL 和 SERDES Configuration.docx
- 1323.8.3 DAC3xJ8x 启动 Sequence.docx
- 7534.SYSREF trouble-shooting.docx
e2e.ti.com/.../DAC0_5F00_forTI.txt
