Other Parts Discussed in Thread: ADS9219
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号：ADS9219尊敬的团队：
在我们的应用中、7 个 ADS9219 器件将通过同一 SMPL_CLK 信号 (20MHz) 进行同步工作。
将平均值计算设置为 2（可能）时、将激活数据平均模式。 我们将使用 SMPL_SYNC 输入来同步 ADC（在 ADC INIT 中应用了一个通用 SYNC 脉冲）
对于每个 ADC、我们打算使用 2 个数据通道 (DOUTA + DOUTB)。
我们的预期 DCLK 频率将为：
fDCLK=DDR*24bits_frame/(2 (avg)*2 (data_lanes)*2 (20MHz))= 60MHz
我们在 FPGA 可用引脚中进行了短接。
问题是：
1. 考虑到 ADC 是同步的这一事实、我们是否可以对所有 7 个 ADC 使用单个 DCLK LVDS 通道？
2.在 init 应用单个同步脉冲是为了确保在 ADC 运行期间同步还是请求多个/重复的 SMPL_SYNC 脉冲？
3.我们可以避免连接 FCLK 信号吗? 由于 FPGA 正在生成 SMPL_CLK 信号、并且 FPGA 在时钟沿为 100MHz 甚至是 200MHz、因此我们希望在内部仿真 FCLK 以备用一些 I/O。
欢迎使用一些示例代码/应用手册：）。 FPGA 是一种 AMD FPGA。
此致、
