[参考译文] TSW12QJ1600EVM：TI-JESD204C-IP 通道数

您好 Hiroshi、

这是正确的、仿真将通过、但也会对将要开发的物理设计产生一些影响。 FPGA 的每个 xcvr 四通道都有自己的 PLL、用于生成 接收数据所需的高时钟速率。 这些 PLL 中的每个都需要有一个基准时钟才能锁定到该时钟速率（在实例化 IP 时可以在 xcvr 向导中配置确切的基准时钟频率）。 该基准时钟可以来自两个位置、每个四通道都可以有自己的物理基准时钟、这意味着您必须将该基准时钟路由到 xcvr 基准时钟的每个物理引脚、或者您可以将单个基准时钟路由到其中一个 xcvr 基准时钟引脚、然后在内部将该时钟共享给其他四通道。 上面分享的代码片段表示您在内部为所有四通道器件共享单个时钟、因为只有一个 REFCLK 缓冲器、这可能是 zcu102 本身具有物理时钟路由导致的、但在最终设计中需要注意的是这一点。

谢谢、

Eric