Other Parts Discussed in Thread: ADS9224R
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器件型号： ADS9224R
尊敬的专家：
我希望您做得好。 我对 ADS9224R 芯片有一些问题。
目标： 使用 FPGA 从此芯片获取数据的时间间隔为每 500ns 或更短。
下面是我对使用 FPGA 从该芯片获取数据的过程的理解：
(1)。 在某个时刻、FPGA 将 ADS 的 CONVST 引脚拉至高电平以启动转换。
(2)。 ADS 启动模数转换。 FPGA 在至少 15ns (t_WH_CONVST) 后将 CONVST 引脚拉至低电平、因此在时间合适时可再次将其拉至高电平。
(3)。 ADS 完成转换后、它会将其 READY 引脚拉高、指示数据已准备好由 FPGA 读取。
目标： 使用 FPGA 从此芯片获取数据的时间间隔为每 500ns 或更短。
下面是我对使用 FPGA 从该芯片获取数据的过程的理解：
(1)。 在某个时刻、FPGA 将 ADS 的 CONVST 引脚拉至高电平以启动转换。
(2)。 ADS 启动模数转换。 FPGA 在至少 15ns (t_WH_CONVST) 后将 CONVST 引脚拉至低电平、因此在时间合适时可再次将其拉至高电平。
(3)。 ADS 完成转换后、它会将其 READY 引脚拉高、指示数据已准备好由 FPGA 读取。
(4)。 在 ADS 的 READY 引脚上检测到触发信号（从低电平转换为高电平）后、FPGA 会将 ADS 的 CS 引脚拉至低电平。
（问题 1）。 在将 CONVST 引脚拉至高电平经过一段时间（至少 t_D_CONVST_CS-MIN = t_DRDY = 315ns）后、能否对 FPGA 进行硬编码、以便在不检查就绪引脚的情况下将 CS 引脚拉至低电平？
(5)。 将 CS 引脚拉至低电平后、FPGA 在 Say 50MHz 处提供时钟到 ADSS 的 SCLK 引脚、以开始在数据中计时。 如果我们每个时钟读取一次、则使用 SPI-00-D-SDR 协议从两条数据线路读取 16 位将需要 180ns。
（问题 2）。 FPGA 是否可以将 CS 引脚拉至低电平并在同一时间向 SCLK 引脚提供第一个时钟、或者 FPGA 是否必须等待一点位（至少 t_SU_CSCK = 12ns）才能在将 CS 引脚拉至低电平后为 SCLK 引脚提供第一个时钟？
(6)。 读取数据后、FPGA 将 CS 引脚拉至高电平以结束数据传输。
（问题 3）。 FPGA 是否可以在读取最后一位的同时将 CS 引脚拉至高电平、或者在读取最后一位和将 CS 引脚拉至高电平之间是否存在时间滞后（至少 t_HT_CKCS = 14ns）？
(7)。 将 CS 引脚拉至高电平后、FPGA 将 CONVST 引脚拉至高电平以开始下一个周期。
（问题 4）。 FPGA 是否可以在 CS 引脚被拉高的同时将 CONVST 引脚拉至高电平、或者在将 CS 引脚拉高和将 CONVST 引脚拉至高电平之间是否需要有时间滞后？
如果可以并行转换多个引脚、则周期将为 315ns + 180ns = 495ns、符合我的要求。
（问题 5）。 每个周期需要读取的总位数是多少？ 它只是来自器件的 16 个数据位、还是有任何起始位、停止位、奇偶校验位？
（问题 6）。 t_SU_CKDI = 2.5ns 且 t_HT_CKDI = 1.5ns 是否在周期时间内发挥任何作用、ADCST 和 t_acq 的作用是什么？
我的问题基于以下零周期延迟（区域 1 传输）图、
我的问题基于以下零周期延迟（区域 1 传输）图、
如果我能提供任何可能有帮助的其他信息、请告诉我。 我的目标很简单。 我只想在每个周期 500ns 或更短时间内从该芯片获取数据。 如果此芯片的不同配置可以帮助我实现这一点、我会很乐意以您推荐的方式对其进行配置。 热切期待听到您的声音。 非常感谢。
此致、
Varun
