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[参考译文] ADS4249EVM:250MSPS 时 ADS4249EVM 的最佳时钟源建议(FPGA 数据采集)

Guru**** 2767065 points

Other Parts Discussed in Thread: ADS4249EVM, ADS4249, CDCLVP1204

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1617237/ads4249evm-best-clock-source-recommendation-for-ads4249evm-at-250-msps-fpga-data-capture

器件型号: ADS4249EVM
Thread 中讨论的其他器件: ADS4249CDCLVP1204

大家好:

我目前正在使用 ADS4249EVM 和 A Intel Cyclone 10 LP FPGA 宽带宽滤波器。

我的目标是运行 ADS4249 最大采样率 (250MSPS) 仅使用 一个通道 、并通过捕获输出数据 LVDS 接口 FPGA 中。

目前、我专注于首先构建一个基本功能测试(仅捕获几个位,然后扩展到完整的 14 位总线)。 ADC 将提供 LVDS 数据时钟 (DCLK)、FPGA 将使用该时钟进行同步采集。

对于采样时钟输入、我最近购买了 SG7050VAN 250MHz CMOS 振荡器 。 由于 ADS4249 时钟输入是差分、并且抖动性能在 250MSPS 时至关重要、因此我不确定在此 EVM 上驱动 ADC 时钟的最佳方法。

我的问题是:

  1. 以 250MSPS(LVDS、LVPECL,正弦波等)运行 ADS4249EVM 的建议时钟源类型是什么?

  2. 是否可以使用 SG7050VAN 等单端 CMOS 振荡器、或者是否强烈推荐差分低抖动振荡器?

  3. 对于固定时钟解决方案、最好通过 SMA CLK IN 连接器注入时钟、还是有建议的板载焊接点?

  4. 连接到 FPGA 时、实现低抖动和全速可靠运行的最佳实用方法是什么?

  5. 有任何问题 推荐的即用型低抖动振荡器模块或特定器件型号 TI 建议以 250MSPS 的速率为 ADS4249EVM 提供时钟?

非常感谢提供任何指导或推荐的时钟解决方案。

非常感谢。

此致、
Pedro

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Pedro:

    请在下面查看对您的问题的一些评论:

    1. 以 250MSPS(LVDS、LVPECL,正弦波等)运行 ADS4249EVM 的建议时钟源类型是什么? RR:LVPECL 型接口提供最佳的低相位噪声接口

    2. 是否可以使用 SG7050VAN 等单端 CMOS 振荡器、或者是否强烈推荐差分低抖动振荡器? RR:差分为最佳

    3. 对于固定时钟解决方案、最好通过 SMA CLK IN 连接器注入时钟、还是有建议的板载焊接点? RR:如果您使用 ADC 的 TI EVM、最好将 SMA 连接器用于时钟输入。

    4. 连接到 FPGA 时、实现低抖动和全速可靠运行的最佳实用方法是什么? RR:这将在很大程度上取决于您的应用和整体系统需求、而不是在没有更多上下文的情况下很难推荐时钟信号链方法。

    5. 有任何问题  推荐的即用型低抖动振荡器模块或特定器件型号  TI 建议以 250MSPS 的速率为 ADS4249EVM 提供时钟? RR:是的、请使用这些工具: www.crystek.com/.../default.aspx

    此致、

    Rob

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Rob、

    非常感谢您的详细答案,这澄清了很多。

    关于问题 4、下面是有关我的应用程序的一些附加上下文:

    我正在使用 ADS4249EVM Intel Cyclone 10 LP FPGA (10CLP025EK056I7G) 进行高速波形采集。

    • 系统 一个 ADC 通道 二进制加权。

    • 目标采样率为最大值: 250MSPS

    • ADC 输出接口将是多少 LVDS DDR 、FPGA 将使用 ADC 提供的输出时钟 ( DCLK± )。

    • FPGA 将使用 DCLK 作为输入寄存器的采样时钟作为从器件运行。

    • 我的初始目标是在连接真实模拟源之前使用 ADC 内部测试模式进行基本功能测试。

    最终应用将是从采集快速脉冲 SiPM 探测器前端 因此保持良好的 SNR 和低孔径抖动很重要。

    我想问:

    1. 在此 FPGA 采集场景 (ADC→LVDS→FPGA) 中、您建议直接使用 ADC 生成的 DCLK、还是应该在 FPGA 内添加 PLL 来进行时钟调节/对齐?

    2. 在这种情况下、是否有任何关于时序闭合的最佳实践(输入延迟限制,时钟不确定性假设等)?

    此外、还有一个与 EVM 硬件相关的问题:

    在我的 ADS4249EVM 板上、有一个小尺寸的未填充空间 与 6 引脚时钟相关的 IC 时钟输入部分附近。

    • 此封装是否适用于可选的时钟缓冲器/转换器?

    • 是否有可焊接在此处以支持 LVPECL 或低抖动差分时钟的推荐 TI 器件型号?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Pedro:

    对于#1、您不需要使用 FPGA 中的 PLL 来采集数据。 只需使用 DCLK 锁存来自 ADC 的并行数据。 我将参考数据表中的时序图来获取相关信息。

    在其他注释中、如果打开原理图、该 6 引脚器件适用于 VCXO。 它要么过时、要么很难找到、因此不会被填充。

    我不知道什么是直接掉下来的替代。

    时钟缓冲器非常多、您可以查看 TI.com 产品参数表、这些参数表提供了有关选择合适器件的所有信息。

    通过快速搜索、您可以查看  CDCLVP1204。

    您也可以在 EVM 上使用板载 CDC 时钟芯片、这可能是一个很好的起点。

    此致、

    Rob