[参考译文] DAC5688：输出异常的根本原因是什么？

你好，Kang-San，

非常感谢您的快速回复。  我应该告诉您，我的客户只使用 CLK2和 CLK2C，因为他们不使用双时钟模式。  即使在这种情况下，他们也必须配置 CLKO_CLK1吗？

此致，

川崎吉彦津

你好，Kang-San，

他们确认，CLKO_CLK1已配置为您所述的输出，且连接的计时没有问题(Ch1:CLKO_CLK1，Ch2:DA3，但其他数据针脚几乎相同，因此此处没有设置/保持计时问题)。  CLKO_CLK1引脚在其电路板上浮动，因此几乎没有负载。  他们接下来应该怎么做？

此致，

川崎吉彦津

您好，川崎-桑

如果是浮动的，那么所生成的与 CLKO_CLK1相关的数据的关系如何？ CLKO_CLK1通常连接到主机，以提供生成数据流的参考

还请尝试通过写入 config5 SIF_SYNC 位的0->1->0来切换 SIF_SYNC。 这是同步 FIFO 的默认设置。

目前，FIFO 被设置为通过 TXENABLE 上升边缘同步。 客户还可以尝试再次将 TXENABLE 从逻辑低设置为逻辑高，以初始化 FIFO，查看问题是否可以解决。  

你好，Kang-San，

非常感谢您的快速回复。

根据您的建议，他们发现输出何时异常。  正如您所提到的，它们无法控制数据和 CLKO_CLK1输出之间的时间，因为它是浮动的，因此数据有时会有时间冲突，这取决于 CLKO_CLK1输出的相位。  请告诉我他们如何控制 CLKO_CLK1的阶段？  或者他们是否必须将 CLKO_CLK1连接到主机以控制数据的时间？  您通常提到，所以我希望 DAC5688能够控制 CLKO_CLK1的相位，尽管我找不到这样的寄存器位。

此致，

川崎吉彦津

川崎-桑，您好！

CLKO_CLK1是用于锁定输入 CMOS 数据流的“数据时钟”。 因此，客户必须使用 CLKO_CLK1作为 DAC5688至 FPGA 输入的输出，以“参考”设置保持时间，或者客户可以将 CLKO_CLK1配置为输入

如果 CLKo-CLK1是输入，客户可以将来自 FPGA 的另一个 CMOS GPIO 用作“数据时钟”以锁定 CMOS 数据。 这可以确保良好的设置/保持时间。  

CLKO_CLK1的另一个相位控制是反相功能。 但是，这只会产生180度偏移，以获得更好的设置/保持时间边界。 这不能确保时钟/数据关系的同步性

你好，Kang-San，

非常感谢您的快速回复。

我了解我的客户可以通过配置以下内容来解决此计时问题。  我是对的吗？

1. CLKO_CLK1作为输入。

2. CLKO_CLK1和来自 FPGA 的数据

此致，

川崎吉彦津