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[参考译文] ADS7844:SPI 总线问题

Guru**** 612015 points
Other Parts Discussed in Thread: ADS7844
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1075062/ads7844-spi-bus-question

部件号:ADS7844

大家好,团队

我们对与客户合作期间 SPI 行为有一些疑问。 以下波形是从 ADS7844 SPI 总线捕获的。

  1. 我们注意到波形在时钟信号的不同边缘改变状态(红色上升边缘和黄色虚线故障边缘)
  2. 当 ADC 仍处于繁忙状态时,DIN 控制位正在发送到 ADC–可以接受?
  3. TBD 数据表规格最大值为100ns,而测得的 TBD (波形)为200ns
  4. TCSS 数据表规格最小50ns 与测得的 TCSS (波形)对比为0ns

如果您想知道 ADS7844将如何响应此类波形,我们会遇到非常间歇性的故障(某些通道上的故障一致,而且在几天后测试时无法重复该故障),我们会希望故障更加一致,请您就此提供建议吗? 谢谢你。

此致,

迈克

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好,  

    总体而言,我对 SCLK 信号的完整性提出质疑。 范围显示出很大的峰值。 时钟不能稳定可能会导致通信问题。  

    您是否会分享您正在使用的转换计时方法,例如16 SCLK,24 SCLK 或15 SCLK 每次转换?

    1.当正在读取控制位和正在进行转换时,忙将会变慢。 黄色框 B 正确。 红色框 A 可能表示设备未读取控制位的第一个数据框位。 如果设备未正确读取控制位,这可能是设备未按预期响应的原因。  

    2. 我看到 CS 变低之前,忙似乎是空闲的,我建议用向上拉的阻尼器将此引脚拉高。  请注意,“忙”处于活动状态下,因此一旦 CS 被下拉,“忙”应启用。  

    3. 我不确定您的测量值是200纳秒,但请注意,这将在图片中的黄色框 B 上测量

    4. 我建议当 CS 转换为低时,SCLK 保持低电平,然后在计时要求范围内启动时钟。  

    此致

    辛西娅

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    你好,辛西娅,

    感谢大家对此的支持。

    此致,

    迈克