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[参考译文] ADC12DJ5200RF：如何确定进入 FPGA 的设备时钟频率

admin
Guru**** 2442090 points


请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1083733/adc12dj5200rf-how-to-determine-the-device-clock-frequency-going-to-the-fpga

部件号：ADC12DJ5200RF

假设我的采样频率为5GHz，那么要将设备时钟传输到 FPGA 是否还需要5GHz？  或者，频率可以低得多吗？  如果是，如何确定频率？

  • 0
    TI__Guru**** 2442090 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    彼得

    下面是计算频率的步骤：

    1. 计算 JESD 链路的线速率(LR)= Fclk * R (R 比可在数据表的 JMODE 表中找到)
    2. 计算 LR 后，参考时钟频率取决于 JESD IP 的宽度和编码
      1. 用于8b10b 编码
    1. 如果 IP 为32位宽：参考时钟= LR/40
    2. 如果 IP 为64位宽：参考时钟= LR/80
      1. 用于64b66b 编码
    1. 如果 IP 为32位宽：参考时钟= LR/33
    2. 如果 IP 为64位宽：参考时钟= LR/66

    此致，

    吉姆