请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
部件号：ADS62P25 大家好，
我在设计中使用 ADS62P25IRGCT，我提供给 ADC 的输入时钟是通过将单端信号转换为差分信号。
输入来自 FPGA，1.8V LVCMOS，125MHz 信号。 我正在将 ADC 输出配置为 LVDS。
电路和模拟结果附在下面。
请您查看并告诉我时钟侧电路是否正常
请提前感谢您的参与。
丁斯勒·塞巴斯蒂安
大家好，特西勒，我很抱歉在我之前的消息中不清楚，我读了 LVCMOS，并立即提到了数据表中的3.3Vpp 级别，而不是 LVDS 级别，尽管您的设计显示了差分时钟输入。 这些差分电平很可能不会出现任何问题，但是对于正确的 LVDS 驱动输入，您应该修改设计，使差动幅度达到±350mV，正如数据表所提到的那样。
请参阅下面的蓝色评论：
因此，我只想知道，ADC 是否能与电流电路一起工作而不会出现任何问题。 输入时钟差分输出电压电平是否正常？ 在数据表 中，它被称为+/-0.35Vpp 号，您必须将摆幅减小到±350mV 或更改为单端时钟输入。
如果输出被配置为 LVDS，我们可以将输入时钟提供为 LVCMOS。 是的，无论输出格式如何，任何时钟方法都可以与此部件配合使用。 如果使用串行编程接口，则输出由地址0x14设置，使用并行接口时由 SEN 输入设置。
此外，如果我们将输入时钟指定为 LVCMOS， 那么无论 CLKOUTP，CLKOUTM 是 LVDS 还是 LVCMOS，时钟缓冲器输出都应该是 LVDS 格式，因为它是使用输出数据格式设置的。
如果我正在为时钟提供 LVCMOS 输入，则支持的 ADC 为3.3Vpp LVCMOS 级别。 但我的 FPGA 正在驱动1.8V 输出，因此，如果我将 FPGA 输出直接连接到 ADC，这将是一个问题。 如果将信号与交流耦合，1.8V 足以满足“正弦波”1.5Vpp 的要求。
此外，如果我要将 FPGA 输出直接连接到 ADC (我需要连接到哪个针脚)， 那么 CLKP (25)或 CLKM (26)。 如果我需要连接到 CLKP，我需要如何处理 CLKM。 我需要将 CLKM 连接到 GND 还是浮式？ 将 SE 时钟连接到 CLKP。 CLKM 输入将连接到 GND。 请参阅我们的数据表中的以下设计建议(第50页)。
你好，Chase，
非常感谢您的解释。
我修改了电路。
请确认目前的振幅是否正常。
请提前感谢您的参与。
丁斯勒·塞巴斯蒂安
