[参考译文] 使用ADC12J4000EVM GUI加载寄存器配置

Jim，

谢谢。 这很有帮助。 下面显示了我的配置，您是否介意告诉我，当单击“程序时钟和ADC”按钮时，将加载哪一个LMK*.cfg？ 我询问的原因是我没有看到"*_FS_4000Msps"(因为我选择的时钟为4000Msps)，但只看到了与FS_3500Msps或FS_1550Msps相关的配置文件

谢谢，Bing

Jim，非常感谢！

Jim，

我还有几个问题，也许你们可以帮助澄清--我是旁路，板载时钟和4000 MHz时钟设置，什么是devclk值和相应的FPGA clk？ 如果是4000MHz (>3125MHz)，则分频器设置应为40? 但是LMK0.4828万寄存器0x100和0x110 (对于clk0和clk4)都有分隔符=10。 是否有一个测试点可用于检查示波器上的时钟？

我的第二个问题是LMN值，我尝试按照ADC12J4000数据表中的表11进行操作， 但在TSW14J56 revD ADC文件目录的ADC12J4000_BYPASS.ini文件中找不到相应的值？  

最后，您能否帮助解释同一文件中的以下位打包配置？ 在ADC12J4000数据表(表12和13)中，我似乎也找不到相应的信息。

\\1 - 数据被位压缩(MSB对齐)，没有任何填充零

位封装通道模式=C1S1[11：0]，C1S9[11：0]，C1S17[11：4]，C1S10[11：0]，C1S18[11：4]，C1S3[11：0]，C1S11[11：0]，C1S11[11：0]，C1S11[11：0]，C1S11[11：0]，C1S21[11：0]，C1S11[11：0：0[11：0]，C1S21[11：0]，C1S21[11：0]

再次感谢，Bing

您好，Bing

对于Rev A EVM，时钟如下所示：

对于FS = 4000 MSPS，F_devclk = 4000 MHz。

 TRF3765输出 和LMK0.4828万时钟输入之间的电路除以2，因此它接收到F_lmk =2000 MHz。

对于DDC旁路模式，F_linerate = 2x F_devclk = 8000 Mbit/秒

FPGA时钟频率应为F_linerate / 40 = 8000 / 40 = 200 MHz。

F_FPGA = 200 MHz = F_lmk/N = 2000 MHz / N。因此，分压器N必须等于  10.

关于LMN值。 L值是必需的，但由于我们使用的是对数据进行解码的位封装通道模式方法， 因此.ini文件中的M和N值并不重要。

  与L一起，ADC的其他关键参数为K和F。K*F必须与FPGA使用的K*F匹配。

为了最大限度地提高灵活性以支持多种不同的ADC，TSW14J56 FPGA设计将接收到的数据八位字节直接流 化到板载RAM，无需处理。 位封装信道模式参数用于将八位字节数据解码回12位样本，丢弃每个帧末尾的4个尾部位。 精确的模式系数序列与ADC数据帧的结构以及每个RX通道的数据如何流化到内存相关。

如果您的设计基于TSW14J56固件数据存储方法，则Pattern参数可能很有用。 如果是这种情况，请 告诉我，我可以提供有关数据如何流式传输到内存以及如何使用位封装通道模式解码HSDC Pro中使用的数据的更多详细信息。

如果您编写自己的代码来处理或存储数据，那么在收到12b样本时对其进行解码可能会更好。

此致，

Jim B

Jim，

非常感谢。 我刚刚根据您在 论坛中向不同用户提供的公式推断出200MHz FPGA时钟：  

车道速率=(ADC_Sample_Rate * N'*(10/8)*(16/15))/车道

但很高兴收到您的确认。

如果您能 提供有关数据如何流式传输到内存以及如何使用位封装通道模式解码数据的更多详细信息，我将不胜感激...

再次感谢，Bing

Jim，

如前所述，我将使用4GHz时钟，旁路模式无小数位。 您能否确认以下JESD配置有效(这是从HSDC Pro GUI的动态配置窗口复制的)
*子类1
* L = 8
男=4
N = 16
K = 32
F = 1

这是否与ADC12J4000数据表的表12兼容？ 我会问，因为该表是用于旁路模式，无小数点的，它的LMF=8,8,8。 这又让我困惑了...

如果配置正确，我是否可以根据表12解析中的数据流(而不是让您了解数据如何流式传输到内存以及如何使用位封装通道模式来解码数据的详细信息)？

再次感谢，Bing

您好，Bing

对于正在接收和直接处理或解码旁路模式无小数位数据的设计，应使用以下配置参数：

L=8

M=8

F=8

K=4

N=12

N'=12

S=5

表12和表13是查看ADC传输的相同数据的两种不同方式。 表12显示了如何定义旁路模式以符合JESD204B标准，其中8个交错转换器(C0至C7)，每个转换器每个帧5个样本。 表13显示了当被视为每个帧具有40个采样的单个输入ADC时，样本的排列方式。

请参阅前面的文章 https://e2e.ti.com/support/data_converters/high_speed_data_converters/f/68/p/43.2366万/1546687#1546687</s>154.6687万 154.6687万

有关为什么使用LMF = 888的详细信息，即使此设备在功能上是单输入ADC。

我希望这会有帮助。

此致，

Jim B

Jim，

谢谢！

我仍 希望了解 有关JESD参数的说明... 我列出的参数是我在使用具有TSW14J56 RevD EVM的4GHz，旁路，无小数位模式的ADC12J4000EVM (如下所示)时从HSDC_pro GUI的动态配置窗口中获取的参数。 但是，我们需要在TSW14J56中对Altera FPGA重新编程，以便进行批量数据收集。 因此，我们应该使用您提供的参数？ 为什么它与动态配置参数值有如此大的不同？

再次感谢。

您好，Bing

标准固件和高速数据转换器Pro软件已经可以在DDC旁路模式下批量存储和导出数据。 您可以在不更改FPGA固件的情况下执行所需操作。

有一些自动化功能，可以从LabVIEW或其他软件平台完成此操作。 请在此处查看高速数据转换器Pro目录中的信息：

C：\Program Files (x86)\Texas Instruments \High Speed Data Converter Pro\Automation Function API

此处：

C：\Program Files (x86)\Texas Instruments \High Speed Data Converter Pro\HSDCPro Automation DLL

C：\Program Files (x86)\Texas Instruments \High Speed Data Converter Pro\HSDCPro Automation DLL\Manual和示例

如果使用标准固件和软件，则不需要更改任何JESD204B参数。 HSDC Pro软件和固件使用的关键参数是L和K*F ini文件中生成的产品K*F集必须与ADC设置中使用的K*F匹配。 在这种情况下，K*F =32。 在ADC设置中，K=4和F = 32，而在HSDC Pro中，K=32和F=1，但两种情况下产品相同。

此致，

Jim B

Jim，

很遗憾，我们无法使用标准固件。 我们需要更改FPGA代码，以便以固定频率捕获每个传入触发器的数据，缓冲数据，然后将一批数据发送到PC (Matlab变量)。

因此，我认为我们需要将Altera FPGA的JESD参数更改为您推荐的值？

L=8

M=8

F=8

K=4

N=12

N'=12

S=5

再次感谢。

Jim，很抱歉在同一问题上困扰您... 但是，我能解释 一下您的解释，就像 我使用ADC12J4000_DB1_DDR.cfg来配置ADC12J4000EVM一样，那么FGPA的相应JESD参数应该是：

L=8 M=8 F=8 K=4 N=12 N'=12 S=5

再次感谢，Bing

您好，Bing

如果您使用自己的FPGA固件实施，则这些是要使用的适当JESD204B参数。

如果您的设计基于现有的可配置TSW14J56EVM捕获固件，我会将文件ADC12J4000_BYPASS.in中包含的参数传递给它

此致，

Jim B