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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/575848/ads54rf63-issue-at-high-speed-operation
您好，
我正在使用ADS54RF63。 设备在200 MHz下工作正常。 但当我以400 MHz工作时，数据在ADC引脚本身就被破坏了。 我正在使用LMK0.102万进行时钟计时，并使用Dry进行数据采集。
这些器件的生产测试速度高达550Msps，ADS54RF63 EVM已知可与我们的FPGA捕获卡(如TSW1400或TSW1405)配合使用。 昨天我使用了其中一个EVM，它与TSW1405 FPGA卡一起使用。 我需要了解更多有关您如何使用设备以及您发现问题时所看到的内容的信息。 您是在我们的EVM上还是在您自己的设计上使用该器件。在您自己的FPGA中使用？ 您知道干式与数据之间的源对齐计时，因此您必须在FPGA内部具有90度干式相位延迟，然后才能使用它来锁定数据？ 干信号不会使ADC具有在ADC上提供的任何设置/保持时间。因此，为了将有效的设置/保持计时进入FPGA，您需要为 FPGA内部的干信号设置一些延迟元件或PLL。
此致，
Richard P.
您好，Richard
我知道干信号，我正在使用FPGA PLL将时钟延迟90度(与干信号相比)。 然后，我使用Ipcore来获取上升边缘和下降边缘数据。 之后我使用400 MHz来组合数据。 这个概念在200 MHz下工作正常，我得到61的SNR。 但在400时，SNR只有14。
我有疑问。 在干式上升沿和下降沿捕获的数据是有效的12位数据还是类似的，在上升沿， 我会得到奇位和下降沿，甚至是位？？
