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[参考译文] ADS131A04：同步从属模式计时

admin
Guru**** 1389560 points
Other Parts Discussed in Thread: ADS131A04, ADS8584S
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/583567/ads131a04-synchronous-slave-mode-timings

部件号：ADS131A04
主题中讨论的其他部件： ADS8584S

您好，
我想使用一个ADS131A04 AD转换器，它以一触式方式与微控制器生成的触发事件同步。

如果我没有记错10.1 ，我可以使用在同步从属模式下配置的ADC，并将DRDY引脚连接到微控制器GPIO引脚(如" 3.3 同步从属模式下配置的所有设备"一节的数据表中所述)。
当我需要一个值时，我可以切换DRDY引脚，并且在等待3个完整的转换周期后，数字过滤器将提供一个完全固定的有效数据，我可以用SPI检索； 之后，当我需要另一个值时，我可以再提供一个DRDY脉冲(肯定不与前一个同步)，以重置滤波器并开始新的转换。
对吗？

但在这里，我需要一些重要信息，这些信息在数据表中缺失：
－我可以提供的最小DRDY"开启状态"和"关闭状态"脉冲宽度是什么？
如何知道何时可以检索新数据？
－完成新转换后，输出缓冲区将被覆盖？ 即使我没有从SPI接口读取数据？

非常感谢，
Marco

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    TI__Guru**** 1389560 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好Marco，

    这并不是设备的预期工作方式。 同步从属模式用于在主机控制设备的主时钟时使用。 在您所设想的情形中，您的处理器和ADS131A04必须同步到相同的时钟，以便主机可以在重置数字滤波器时，将所有三种转换所需的DRDY从高到低进行拉拔之前，先计算准确的时钟数。

    我可以回答您的问题：

    • 在整个帧过程中，DRDY必须保持低位。 通常，即使在数据准备就绪之前，主机也会连续读取数据，因为它可以监视状态寄存器。 我不知道最小脉冲宽度是多少，但如果您愿意，我可以为您找到答案。
    • 请参阅我上面的评论。 您的处理器必须能够访问ADS131A04主时钟，这样它就可以计算出现的时钟数量，以便在正确的时间发送DRDY。
    • 如果转换器已打开并正在运行，则仍将生成样本。

    正如您所看到的，ADS131A04的设计真正适用于连续转换，而不是按需转换。 这是典型的 Δ-Σ ADC，因为它们对输入进行过采样并进行小数。 您是否考虑过使用与ADS8584S类似的同时采样SAR ADC？ SAR ADC非常适合按需收集数据。

    此致，

    Brian Pisani

  • 0
    TI__Guru**** 1389560 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    非常感谢您的回答。
    我知道这不是典型的 Δ-Σ ADC用途,但有24位同时采样转换器的可能性吸引我. 我正在评估是否可以这样使用。

    如果您能研究DRDY脉冲的最小t_on和t_off，我将不胜感激。
    -确定
    -好的，仍将生成新的样本。 但输出缓冲区在任何情况下都将被新样本覆盖，或者如果我没有在每个周期读取旧值，缓冲区将保留旧值？ (如异步中断模式下的“9.5 ．2.1 ．5数据就绪(DRDY)”部分)
    —不管怎样，输出缓冲区更新过程持续多长时间？ (从输出缓冲区开始更新到第一个DRDY下降边缘时开始)

    此致，
    Marco
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    TI__Guru**** 1389560 points
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    Marco，

    如果您能研究DRDY脉冲的最小t_on和t_off，我将不胜感激。  我会研究这个问题。
    -确定
    -好的，仍将生成新的样本。 但输出缓冲区在任何情况下都将被新样本覆盖，或者如果我没有在每个周期读取旧值，缓冲区将保留旧值？ (类似于异步中断模式中的“9.5 ．2.1 ．5数据就绪(DRDY)”部分) 无论使用何种接口模式，采样都将始终被新数据覆盖。
    —不管怎样，输出缓冲区更新过程持续多长时间？ (从输出缓冲区开始更新到第一个DRDY下降沿时开始) 它应该与DRDY同步进行。

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    TI__Guru**** 1389560 points
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    Marco，

    在异步中断模式下，您应完成与设备的通信，以便DRDY在下次转换为低时之前至少可以转换为高0.5 mod时钟。 但是，如果您的沟通程序良好，我认为您可能永远不会遇到此问题。

    在同步从属模式下，我的理解是，对于您等待的全部3个样本，您应该能够保持DRDY高电平，然后在您开始读取时将其转换为低电平。 但是，我想像以前一样提醒您：同步从属模式要求 主机和ADS131A04之间的同步操作，即ADS131A04所使用的主时钟必须由主机生成，或者主机必须对其具有一定的访问权限。 否则，您将无法使用同步从属模式。

    Brian

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    TI__Guru**** 1389560 points
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    您好，Brian，回想一下您的答案，我还有另一个问题。

    第73页的ADS131A04数据表显示了在同步从属模式下配置的2个ADC的典型应用，共享相同的外部时钟，以及具有相同或不同时钟源的主机MCU (没有显式指示)。

    假设MCU可以访问主时钟(或由其自身生成)。
    MCU如何准确地知道何时同步移动DRDY信号，因为在时钟链中有多个最小值为2的时钟分频器？
    数据表示例如何工作？
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    TI__Guru**** 1389560 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    Marco，

    如果主机是时钟源，则可以设置内部计时器，以指示何时声明DRDY。 几乎所有嵌入式处理设备都有一些计时器模块，允许在预定的时钟周期数时中断MPU。

    如果它只接收时钟作为输入，则可能必须计算周期数，这不是很有效。 通常，同步从属模式对FPGA或CPLD最有用，开发人员可以创建客户逻辑来处理与131的通信。

    或者，异步中断模式可与大多数微控制器轻松配合使用。 由于异步中断模式下的第一个设备将为同步从属模式下配置的设备生成DRDY，因此简化了菊花链。

    此致，
    Brian