[参考译文] ADS54RF63EVM：ADS54RF63

您好，

当然，如果您使用的是ADS54RF63 EVM，则需要为EVM提供样例时钟。  如果您希望获得与信噪比数据表规格类似的交流性能，则采样时钟需要非常低的抖动。   这是基本的-如果时钟信号在时钟边缘的位置上抖动，则数据转换器将在时钟边缘的实际位置(而不是理想时钟的预期位置)采集样本。  时钟边缘放置错误将导致样本值错误。   您曾在另一个帖子中询问如何使用FPGA的时钟，但您不太可能从FPGA获得足够纯度的时钟，因此交流性能将受到影响。   

在我们的实验室中，我们将使用一个信号发生器(例如Rohde & Schwarz SMA100)，然后使用一个窄带带带通滤波器，以尽可能多地消除时钟信号中的相位噪声。  这使我们尽可能接近理想的正弦波时钟，但这是一个昂贵的设置。  如果您正在评估EVM，以便在设计应用时考虑使用数据转换器，那么您可能会考虑使用时钟分配芯片在所需频率的电压控制晶体振荡器(VCXO)中进行设计。   对于EVM，您可以将TSW4806 EVM视为时钟源。   TSW4806使用LMK0.4806万时钟设备，具有两个板载VCXO以实现清晰稳定的参考，并具有一个EEPROM以存储预设配置。  TSW4806附带了默认输出245.76MHz时钟的EEPROM配置，但也可以将配置更改为支持491.52MHz输出。   主板上的主要VCXO为614.4MHz，这是无线基础设施空间的通用基本频率，因此可以使用245.76 或491.52 等频率。  如果您要在EVM上更改类似于 100MHz VCXO的VCXO，则可以使用LMK时钟芯片来生成类似500MHz的频率。  EVM上的另一个VCXO是10MHz参考，通常用于将EVM同步到外部测试设备(如SIG gen)，这些测试设备可能会发出模拟输入音。    时钟论坛可能会告诉您参考输入中的10MHz是否可以用于生成500MHz的输出，而无需使用主板上的其它VCXO。   查看TSW4806的用户指南，看看是否适合您的需求。

对于您的另一个问题“以及如何通过ADS54RF63对数据进行文本处理 ” ，我不太清楚您的要求。

此致，

Richard P.

您好，

干信号将用作双数据速率(DDR)时钟信号，以将样本数据锁定到FPGA或任何要传输的数据，使用信号的上升和下降边缘锁定数据。   所有合适的FPGA都将提供一个称为输入DDR单元或类似单元的输入单元。   这是一个FPGA单元，其中有两个触发器-一个从DDR时钟的上升边缘计时， 另一个从DDR时钟的下降边缘计时。  您可以为12个LVDS数据信号中的每一个输入DDR单元使用输入DDR单元，在IDDR单元之后，您可以获得一个时钟边缘的数据样本和另一个时钟边缘的数据样本。  之后，您可以根据需要对数据进行处理。

请记住，如果您查看数据表中干信号和数据信号的时序图，数据和干信号通常称为源同步时钟。  也就是说，时钟转换与数据信号转换同时进行，这意味着在时钟边缘周围没有有效的数据设置和保留时间。    您需要在FPGA中使用某种电路来延迟干信号约90度，以便干信号的上升和下降边缘位于有效数据信号的*中间*，然后您可以进行一些设置和保持 锁定数据信号的时间。    在我们的TSW1400捕获卡中，我们使用Altera FPGA，并在干信号上使用PLL来执行时钟的90度相移。   在我们旧的，现已过时的TSW1200捕获卡中，我们使用了Xilinx FPGA，而在Xilinx中，我们使用了一个称为IDELAY的输入单元来延迟适当的干信号。  您需要执行类似操作，以在ADC和FPGA之间获得良好的无错误接口。

此致，

Richard P.