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[参考译文] DAC37J82：初始化设置

admin
Guru**** 2964790 points

Other Parts Discussed in Thread: DAC37J82, DAC37J84

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/603576/dac37j82-initialization-set-up

部件号：DAC37J82
主题中讨论的其他部件： DAC37J84

DAC37J82与以下系列配置配合使用：

LMF = 421，S=1，HD=1，interp = 1。 DAC PLL被旁路。  

当按照数据表中8.3 部分中的初始化步骤执行操作时，步骤12要求检查SERDES PLL锁定状态。 对于rw0_PLL和rw1_PLL，此检查返回0。  考虑到未使用7：4的通道(rw1_PLL)，这是否为预期？

此时是否可以检查其他事项以验证它们是否处于良好状态？  

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    TI__Guru**** 2964790 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    标记，

    您的DAC采样率是多少？ 您的"K"价值是什么？ SYSREF的频率是多少？

    此致，

    Jim

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    TI__Guru**** 2964790 points
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    你好，Jim

    采样率为925 MHz

    SysRef类似于11.5625 MHz

    K = 32 (我认为)

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    TI__Guru**** 2964790 points
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    标记，

    如果使用K =32，则必须将RBD设置为32，并且SYSREF必须为28.9.0625万MHz或该值的整数除。 您正在使用的SYSREF适用于K且RBD =20。

    此致，

    Jim

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    TI__Guru**** 2964790 points
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    您好，Jim：

    我们正在仔细检查RBD 和K值设置。

    假设这些设置正确并回到原始问题，在执行初始化步骤时，rw0_PLL和rw1_PLL的预期警报读数是多少？

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    TI__Guru**** 2964790 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    标记，

    在将0写入config108以清除警报后，我读取并使用设置返回0x07，即rw0_PLL = 0和rw1_PLL = 1，表示pll1未锁定，这是正确的，因为该PLL未在4通道模式中使用。 当我切换至8车道模式时，此值读回为0x03，表示两个SerDes挡块均已锁定。

    此致，

    Jim

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    TI__Guru**** 2964790 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Jim：
    我有此问题的最新信息。 还有一些SerDes报警需要我们的帮助。

    车道配置已从初始开机自检更改。 以下是最新设置：
    LMF = 1 2 4 (仅一个SerDes车道)
    输入采样率= 231.25 M DAC集，用于4x内插，因此DAC速率=925MSPS
    K = 32
    SYSREF = 7.226.5625万 MHz

    在RBD =32时，DAC和SYNC去资产有两个警报。
    第一个警报是弹性缓冲区溢出。 如果RBD设置在17和29之间，则此警报将消失。 这似乎可以解决此问题，但我假设RBD = K是一个安全设置，因为它提供了最大缓冲区延迟。 这是否表示存在其他配置问题？

    第二个警报是链路配置错误，无论RBD值如何，都会发生该错误。 由于仅使用一条车道，其他车道被禁用，但不会对其默认设置进行其他更改。 禁用通道的默认设置是否会导致配置错误？
    我已请求检查DAC配置设置。
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    TI__Guru**** 2964790 points
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    您好，Jim：
    我从Altera FPGA收到了DAC配置和信号分路器捕获。 ILA链路配置数据与DAC配置寄存器匹配，此外，我使用了在另一论坛帖子中找到的电子表格工具来仔细检查这些数据以及校验和。 如果需要，我可以分享这些信息。
    关于其它哪些因素会导致Altera接口的链路配置错误的建议？ 我们正在查看已在DAC37J84上完成的Altera/DAC兼容性报告。
    我们还注意到，config100的位0 (read_empty)在ILA之后也很高。 不确定这意味着什么，以及它是否与其他错误相关。
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    TI__Guru**** 2964790 points
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    标记，

    请发送DAC配置文件，我将复制该设置并查看是否有任何问题。

    此致，

    Jim

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    TI__Guru**** 2964790 points
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    注册设置位于附件文本filee2e.ti.com/.../DAC37J82_2D00_reg_2D00_config.txt中

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    TI__Guru**** 2964790 points
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    标记，

    这是使用DAC PLL还是外部时钟模式？ 如果是PLL，则参考时钟频率是多少？

    此致，

    Jim

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    TI__Guru**** 2964790 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Jim：
    未使用DAC PLL (外部时钟模式)。
    使用SerDes PLL，参考频率为925 MHz。
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    TI__Guru**** 2964790 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    好的
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    TI__Guru**** 2964790 points
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    标记，

    让他们尝试使用K = 16。

    此致，

    Jim
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    TI__Guru**** 2964790 points
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    您好，Jim：

    他们在FPGA设置中发现了一些计时错误，现在可以纠正链路错误，即使K= 32也是如此。  还运行了带有21.5 数据的JESD测试模式，它工作正常。 因此SerDes链接似乎没问题。  

    现在尝试在DAC输出端口上获取输出。 输入连续的21.5 模式(1010交替)，但无输出。

    您是否可以检查我之前发送的配置设置，以查看数据路径中的某些设置是否错误？  例如，我不确定Config34中的输入/输出mux设置是否正确。  

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    TI__Guru**** 2964790 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Jim：
    调整config34寄存器以更正输出mux设置似乎现在有一个输出。 现在测试其他输入模式。 如果有任何新问题，我会通知您。