您好，
我有兴趣为我的评估模块设置(带有TSW14J56EVM的TSW40RF80EVM)更改ADC (ADC32RF45)的采样频率。
ADC32RF45用户指南中的示例都具有2.9.4912万 GHz的采样频率，因此我想知道是否有指南或简单教程介绍如何更改采样频率？
我目前正在使用TSW40RF80EVM GUI来编写ADC寄存器和HSDC Pro来捕获数据。
我使用默认的板载122.88 MHz晶体作为源，我的理解是LMX2582生成ADC的时钟。
每当我尝试降低LMX2582输出频率(通过使用除法功能或减少PLL按N除法)时，TSW14J56EVM LED D4停止闪烁，无法再捕获数据。 是否应该为ADC更改更多设置，还是需要以不同方式设置TSW14J56EVM？
谢谢
您好，Richard：
感谢您的详细回复。 对于'内部/默认'时钟选项，一旦我将LMX频率更改为122.88 MHz的几倍，我仍然无法保持JESD204B链路。
表述如果我想为 ADC提供1966.08 MHz (122.88 x 16)的采样率，我还应该更改什么才能使所有功能正常工作？
1. SYSREF
对于LMK0.4828万，默认SYSREF除法器设置为1440，因此SYSREF必须为2949.12 MHz/1440 = 2.048 MHz
但是，当我浏览应用手册 SBAA221时，它建议使用以下公式：
使用这些设置：LMFS = 8821，小数(D)= 12，K = 16
SYSREF = FS / LCM(64, D*K*S)/ N = 2949.12 MHz/LCM(64, 12*16*1)/N = 15.36 MHz
但15.36 为7.5倍2.048 MHz。 分隔符是否应该生成SYSREF，以使15.36 是该SYSREF的整数倍数？
如果我想以FS = 1966.08 MHz运行，那么
SYSREF = FS / LCM (64，D*K*S)/ N = 1966.08 MHz/LCM (64，12*16*1)/ N = MHz/N 10.24
由于LMK0.4828万输出为2949.12 MHz，所以我可以使用1152的SYSREF除法器来获得2.56 MHz，即MMHz/4 10.24
在SYSREF除法器中输入1152后，是否有按钮/设置需要更改？
2. JESD参考时钟和FPGA时钟
在HSDC Pro (1966.08 MHz采样率，十进制12)中输入适当的值后，我看到以下弹出窗口，建议时钟为81.92MHz。
这是FPGA所需的时钟频率，还是我应该调整的另一个CLK频率？
我不确定是在LMK选项卡，DAC选项卡还是ADC选项卡中调整的内容
我认为当前设置是除以24，因此FPGA时钟将为2949.12 MHz/24= 122.88 MHz。
FPGA是否存在时钟频率上限/下限？ 我似乎找不到任何关于这方面的信息。
谢谢！
詹姆斯
感谢您的快速回复。
关于生成1966.08MHz，是的，我之所以使用LMX，是因为您所描述的原因。 我确实遇到了不能除以36的问题，所以为了解决这个问题，我使用了8的小数(而不是12)，所以JESD参考时钟保持在122.88 MHz。 我将尝试使用您提到的方法编辑ini文件。
至于“缺省”SYSREF，我很抱歉混淆了。 我指的是TSW40RF80EVM GUI中提供的默认cfg文件“2T2R_RevC_ConstInput_12xDec_18xInt_2949p12M_4915p2B.cfg”4915”。 我只是好奇为什么是1440，因为他们的LMFS = 8821，FS = 2949.12 MHz，而小数= 12。
因此，为了使JESD204B链路正常工作，我需要说明
1.使用以上公式计算的SYSREF (SYSREF = FS/LCM(64,D*K*S)/N)
2.具有正确的FPGA参考时钟(如果我使用的是FS = 2949.12M，D = 12，而 FS = 1966.08M，D = 8，则使用122.88M)。 此参考时钟只是LMK0.4828万提供给FPGA的时钟，对吗？ (下面以红色圈出)。 TSW14J56EVM是否可以处理低/高频率限制？
