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[参考译文] ADC12J4000EVM：ADC12J400中的JESD发射器是否持续发送数据？

admin
Guru**** 2386600 points
Other Parts Discussed in Thread: ADC12J4000, ADC12J4000EVM
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/622996/adc12j4000evm-is-the-jesd-transmitter-in-adc12j400-keep-sending-data-continuously

部件号：ADC12J4000EVM
在“线程”中讨论的其他部件：ADC12J4000，， LMK0.4828万， TSW14J10EVM

大家好，

我使用Virtex 7 FPGA板(HTG700)来连接ADC评估板(ADC12J4000)。 项目已经构建，FPGA可以正确接收ADC采样数据。

但是，FPGA中JESD接收器的Rx_tvalid引脚间歇性地低电平，我无法找出原因。

Xilinx论坛中的一些人告诉我，除非AXI接口一直处于繁忙状态，否则如果AXI接口不接收有效数据，则Rx_tvalid将会降低。

由于数据来自ADC，我假定ADC将始终不间断地发送数据。

我不知道这是由FPGA设计中的错误还是ADC12J4000EVM的配置导致的。

你能给我一些如何找出原因的建议吗？

非常感谢。

此致，

Tong

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    TI__Guru**** 2386600 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，Tong

    只要到ADC的~Ω 同步输入保持去断言状态(低断言，高断言)，ADC将持续输出数据。

    需要检查的一件事是，Xilinx IP是否由于ADC12J4000插入数据流中所需的JESD204B校准监视字符而将Rx_tvalid引脚设置为低电平。 我以前遇到过这样的问题：Xilinx IP在接收对齐监视K字符时没有正确响应。

    此致，

    Jim B

  • 0
    TI__Guru**** 2386600 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好，Jim：

    非常感谢。

    我通过读取寄存器空间检查了FPGA中JESD接收器的链路错误状态。 我发现偶尔会发生一些链接错误，例如意外的K字符，差异错误和不在表中错误。 在任何JESD通道中都可能发生错误。

    我检查了链路参数(如LMF，K)，并验证FPGA和ADC共享相同的配置。 我不知道我还能做些什么来解决这个问题。

    你能给我一些如何解决这些问题的建议吗？

    此致，
    Tong
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    TI__Guru**** 2386600 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好，Tong

    以下是一些不同的尝试：

    1. 如果您使用的是默认EVM配置设置，发送到FPGA捕获板的时钟将不会针对Xilinx JESD204B IP进行优化。 在这种情况下，需要稍微更改LMK0.4828万时钟分频器，以满足Xilinx的要求。 TSW14J10EVM用户指南包括Xilinx IP所需的时钟频率 。http://www.ti.com/lit/pdf/slau580 有关配置ADC12J4000EVM以用于Xilinx的详细信息，请参阅第6节6.3 和6.4。
    2. 您可以尝试使用较慢的ADC时钟频率。 如果链路错误消失，则问题可能是由于时钟频率较高时的信号完整性问题造成的。 如果是这种情况，将ADC12J4000 JESD204B发射器预强调设置更改为更高或更低的值可能会提高时钟频率下的性能。

    请告诉我，这些方法中的任何一种是否有帮助。

    此致，

    Jim B

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    TI__Guru**** 2386600 points
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    您好，Jim：

    非常感谢。

    我尝试了您建议的步骤1，问题已解决。 需要按照6.3 部分中的说明修改JESD时钟的默认配置。

    此致，

    Tong