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[参考译文] ADC12DJ3200:印刷电路板和布局

Guru**** 2540720 points
Other Parts Discussed in Thread: ADC12DJ3200EVM

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/633482/adc12dj3200-pcb-and-layout

部件号:ADC12DJ3200

1.我知道,微条线(或微波线)应用于此ADC,特别是ADC输入信号和ADC时钟,以达到最佳效果。  

2.为了能够在顶部和底部(外层)运行微型条线或微波线,例如,从顶层到第二层的厚度必须更大

但是,我们正在面临空间问题(小尺寸)和主板厚度限制。  

根据我过去的经验,处理这种情况的一种方法 是切割这些轨迹下的平面,例如,使用第3层作为参考层,这使得轨迹从顶部到地面的基准面更厚。  

我的问题或我想向大家确认,我可以为这个ADC,输入信号和时钟做同样的技巧。 谢谢你。

 

 

 

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    你(们)好

    我们在ADC12DJ3200EVM布局中成功使用了表面微带迹线,并参考了L2接地平面。 下面是我们使用的主板堆栈:

    /cfs/file/__key/communityserver-discussions-组件文件/73/6557.TTM_5F00_STACKUP_5F00_ADCXXDJXX00_5F00_REV_5F00_A_5F00_020317C.PDF</s>2.0317万

    该主板使用0.0056 厚度介于L1和L2之间的Megtron 6电介质。 50欧姆微带轨迹为0.011 ”宽。

    我预计,如果您遇到尺寸问题,您将使用具有不同约束条件的不同堆栈,主板材料或制造流程。 在这种情况下,只要在微带迹线区域(有额外间隙)中完全切断L2铜,在L3上使用参考平面就可以正常工作。

    此致,

    Jim B

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    您好,Jim:

    非常感谢您的快速响应。  

    在EVM上,PLL位于底部。 我认为其中一个原因是防止在同一层上耦合,是吗?

    PLL是否可以与ADC位于同一层? 他们至少需要分开多远? 应采取什么措施来避免或尽量减少不良影响? 非常感谢。

    此致。

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    你(们)好
    可以将PLL器件与ADC放在电路板的同一侧。 在这种情况下,只需确保将PLL和时钟路由与ADC信号路径(以防止干扰输入信号)和任何可能将噪音连接到PLL的嘈杂电路隔离。
    此致,
    Jim B