/DRDY未连接，因此无法使用它。
开始高捆扎
只需每10毫秒读取16个单端A/DS，就可以尝试了解如何接近此行为
配置寄存器设置为 (并已验证) 0x02，0x70，0，0x00，0x01，0，0，0 (状态字节开启，最大延迟，仅启用AIN0)
当我通过寄存器格式读取通道数据时，我得到了新的16。 就是这样。 为什么不是新8？
一旦这一个信道正常工作，我将更改寄存器以读取其余信道
一旦解决了这个问题，我还有更多的问题
Mark，您好！
欢迎来到TI E2E论坛！
状态字节的Chid[4:0]位是否为16 (10h)？
根据表13，您将获得与AIN8对应的正确值。 值未按1：1映射到各种输入，如下所示...
此致，
Chris
Mark，您好！
我没有发现您的注册设置有任何问题。 但是，我确实看到您正在将所有GPIO引脚驱动为低电平。 是否有任何连接到这些外部GPIO的内容可能导致争用，或者如果您不驱动它们，这些PIN是否会保持浮动？
如果您有一个示意图，您可以与他人分享，这可能对我有所帮助...
关于您获得的数据，它看起来大部分是随机的。 以下是如何转换您看到的值供您参考：
您是否看过逻辑分析仪或示波器上的SPI通信？ 在我看来，SPI数据在读取数据时似乎会受到破坏，尽管读写设备寄存器的工作正常。
此致，
Chris
非常感谢Chris。 这对我的转换来说将是非常宝贵的。
随附原理图。
希望在我了解发生的情况之前，暂停更改波特率。
是的，在每次访问ADS1258之间切换CS
附加了逻辑分析仪屏幕截图。
Trace1：我不明白为什么/DRDY在我们阅读时似乎从低到高。
Trace2和trace3被放大
在时间线中彼此相邻。
Mark，您好！
感谢您的屏幕截图！
对于ADS1258，一旦开始发送SCLK，/DRDY信号返回高电平是正常行为(请参阅数据表中的图52)。
但是，我看到了一些对我来说非常奇怪的事情：
您可能知道为什么DIN在这些时候会高而不是低，直到所有数据字节都被超频为止？
此致，
Chris
e2e.ti.com/.../power-off-then-on_2C00_-3rd-sample-and-other-is-bad.logicdata.txt1。如您(和数据表)所述，/DRDY“在数据读取操作期间，SCLK第一个下降边缘后返回HIGH”。 由于/DRDY只有1个通道可供采样，因此在该样本到达之前，该通道可能一直处于高位？
2.我不知道SPI规格，但在我看来，它看起来像DIN正在提高(不活动？) 在最后一个字节的位完成后，由于(下一个) 0x0字节正在计时，所以该字节的位会降低。 我承认它看起来很奇怪，但进一步认为可以。 我看不到所有帧上的高向低过渡。 我确实看到一个字节完成后DIN将会很高。 我想可能是代码导致了这种情况，但没有明显的问题。 如果代码确实在执行此操作，我认为它将是SPI外围设备(可能是我假设的SPI规范)。
我看了其他轨迹，其中发送到DIN的数据不是0x20，0x0，0x00，0x0，但看不到该模式。
我附加了一条saleae trace (删除.txt扩展名)。 如果您下载并安装logic.exe (从saleae)，您可以打开它并检查并查看我看到的内容。 在无法执行此操作的情况下，我附加了.png文件。 我捕获了关机和开机，然后是重置，接着是config，接着是一堆o
F为。 我看不到/DRDY在重置后启动一致的计时(在配置发生之前)。 我看到/DRDY在配置寄存器后更改行为，但仍然不一致。 我想我的逻辑分析器正在注入奇怪。为什么SCLK有时会伸展？
