[参考译文] ADS4129：ADC正在读取负周期采样

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/598639/ads4129-adc-is-reading-bogus-periodic-sample

部件号：ADS4129

您好，

我们在其中一个设计中使用ADS4129。我们有一个FPGA，可从ADS4129读取DDR LVDS串行数据。我们正在尝试定期修复假样品。该屏幕截图显示了Excel工作表上的图形，其中ADC输入处的输入信号为1MHz和250mV pp。采样时钟为250MHz。

如果您有调试此问题的建议，这将对我们非常有帮助。我还附上了csv格式的读取数据。我想知道这可能是硬件设计问题还是PCB布局问题造成的。

e2e.ti.com/.../ADS4129_5F00_ADC_5F00_Capture.7z

谢谢！

Saril Kaiprath

8 年多前

0 admin 8 年多前

TI__Guru**** 2390735 points

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Saril，

确保将高性能模式1设置为“1”，将高性能模式2设置为“0”。是否已尝试调整以下寄存器以查看是否有帮助：

1．LVDS摆动

2.LVDS CLKOUT强度

LVDS数据强度

4. CLKOUT上升/下降时间延迟

从ADC发送测试图案时是否会遇到此问题？

发送您的示意图和布局，我们可以查看。

此致，

Jim

0 admin 8 年多前

TI__Guru**** 2390735 points

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Jim，

谢谢。我尝试了其中的大部分设置。我将使用您提到的高性能模式1和2进行测试。以下是一些观察结果。

1.与P相比，N输入的DC偏移较高，可以解决此问题。但这似乎也只是用于输入偏移的窄边距。假设P点的直流偏移约为900mV，N输入约为1.1V。我正在测试不同的输入偏移，这是意外的。在此处附加了另一个捕获。

2.所有一个和所有0的测试图案都是干净的。但是，噪声样本可通过斜坡输入来观察。

请检查捕获并告诉我您的意见。

谢谢！

Saril

e2e.ti.com/.../ADS4129_5F00_capture_5F00_issues.zip

0 admin 8 年多前

TI__Guru**** 2390735 points

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Saril，

我认为这可能是FPGA的定时问题。尝试以较低的采样速率采集数据，以查看是否可以纠正此问题。

此致，

Jim

0 admin 8 年多前

TI__Guru**** 2390735 points

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Jim，

谢谢。让我尝试将采样时钟更改为125MHz并进行测试。将让您了解结果。

谢谢！

Saril

0 admin 8 年多前

TI__Guru**** 2390735 points

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您好，Jim：

这是为了让您知道并关闭此请求，即该问题与FPGA DDR采样有关。 FPGA人员能够调整参考时钟并与数据窗口对齐以解决此计时问题。非常感谢您的及时支持。

谢谢！
Saril

0 admin 8 年多前

TI__Guru**** 2390735 points

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Saril，

感谢您的反馈。

此致，

Jim

数据转换器（参考译文帖）

数据转换器（参考译文帖）(Read Only)

[参考译文] ADS4129：ADC正在读取负周期采样