This thread has been locked.

If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.

[参考译文] DAC3162EVM:DAC3162 EVM输出FPGA Clk (LVPECL)与Xilinx AC701板兼容。

Guru**** 676280 points
Other Parts Discussed in Thread: DAC3162EVM, CDCP1803, SN65LVDS100, DAC3162
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/596780/dac3162evm-dac3162-evm-output-fpga-clk-lvpecl-compatibility-with-xilinx-ac701-board

部件号:DAC3162EVM
主题中讨论的其他部件: CDCP1803SN65LVDS100DAC3162

尊敬的各位:

我拥有DAC3162EVM和Xilinx AC701 (Xilinx Arix7 FPGA评估板)。

 DAC3162EVM和 AC701上的FMC连接器完全兼容。 所以我在连接两块主板时没有任何问题。

DAC EVM板上具有TI器件CDCP1803。 CDCP1803采用外部时钟信号,并提供DAC Clk,FPGA Clk等。我能够为DAC EVM的J9连接器提供200 MHz外部时钟,还能够在示波器上轻触并查看DAC Clk和FPGA Clk。 到目前为止还不错。

在 DAC3162EVM的FMC连接器上,FPGA Clk (来自DAC3162EVM板) 是LVPECL标准。 我已经测量 了此时钟的电压,发现它们与组件CDCP1803的数据表中的电压相同(Clk_P或Clk_N信号的回转电压为1.5V至2.5 V)。 此FPGA Clk将成为FPGA的输入clk,DAC数据将通过.r.t此Clk输出。 FPGA Clk和DAC Clk的设置速率相同。

现在,虽然Xilinx Artix7 FPGA不支持LVPECL标准,而较新的Xilinx FPGA也不支持LVPECL标准,但我想知道我可以在FPGA中选择哪种其他标准,以便它仍然可以将FPGA Clk (LVPECL)用于Xilinx AC701电路板。

 DAC3162EVM板已将FPGA Clk映射/连接到Artix7 FPGA的D19和C19引脚。

等待您的建议。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Jayant

    对我来说,这似乎是Xilinx的一个问题。 您是否需要了解CDCP1803输出的相关信息?

    此致,

    Jim

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的Jim:

    你是对的。 实际上,我的问题是针对TI和Xilinx。 我正在等待Xilinx的回复。

    在Xilinx 7系列FPGA支持的众多IO标准中,我找不到任何与LVPECL兼容的输入。

    我想在接通主板电源之前非常确定。

    最后,我认为DAC3162EVM的LVPECL输出不能通过FMC连接器直接提供给Xilinx AC701板。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Jayant

    您可以使用某些电阻器修改DAC3162EVM上的FPGA_CLK输出,以将输出获得Xilinx器件的正确LVDS电平。 请参见随附文档的图4。

    此致,

    Jim

    e2e.ti.com/.../interfacing-diff-standards.pdf

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好,Jim:

    我的问题解决了。 实际上,FMC-DAC适配卡上安装了一个LVPECL/LVDS/CML至LVDS中继器IC (SN65LVDS100),安装在FPGA Clk线路上。 因此,带有FMC连接器 的Xilinx主板将始终以LVDS信号的形式获得FPGA Clk。

    现在,我可以轻松地将DAC3162EVM与Xilinx AC701板连接起来。 我可以用“所有一”和“所有零”的值来驱动DAC,只是为了检查接口和其他事项。 我可以在IoutAP/N和IoutBP/N上看到一种方波信号(如预期)

    现在,为了验证输出电平,您能否告诉我 ,当直接连接到CRO时,在IoutAP/N和IoutBP/N (DAC输入为“所有一”或“所有零”)观察到的预期电压值是多少?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Jayant

    什么是CRO?

    IOUTAP - A信道DAC电流输出。 DAC输入处的偏移二进制数据模式0x0000将导致满刻度电流接收器和IOUTAP引脚上的最小正电压。 同样,0xFFF数据输入会导致0 mA电流接收器和IOUTAP引脚上的最正电压。

     

    A通道DAC补充电流输出。 IOUTAN的行为与IOUTAP中描述的IOUTAP的行为相反。 输入数据值0x0000将导致0 mA接收器和IOUTAN引脚上的最正电压。

    此致,

    Jim

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好,Jim:

    感谢您的回复。

    我们将示波器称为CRO。 旧命名…

    此外,请参阅随附 的示波器波形。

    我正在使用FPGA @ 200MHz驱动DAC3162。 DAC输入在每个时钟边缘从0x000切换到0xFFF,反之亦然,或者它是一个斜坡信号。

    请参阅随附的示波器快照。

    1.

    01 - DAC_In_0x000_0xFFF___C2_IoutA2_Gnd____C4_IoutA2_IoutA1.jpg

    DAC以200 MHz的频率进行"全高"和"全低"开关驱动。 C2图是J2接头的输出。  C4图是J2中心和J1中心之间的输出。

    二.

    03 - DAC_In_Ramp___C2_IoutA2_Gnd____C3_IoutB2_Gnd.jpg

    DAC由斜坡输入值驱动。 C2是J2处的输出,C3是J3处的输出。

    3.

    05 - DAC_In_0x000_0xFFF___C2_IoutA2_Gnd____C3_IoutB2_Gnd.jpg

    DAC在200MHz时以“All High (全高)”和“All Low (全低)”驱动。 C2是J2处的输出,C3是J3处的输出。

    请告诉我这些是不是预期的产出水平。